組合邏輯電路與VHDL基本語法

1、第第二二章章組合邏輯與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計文魁資訊-UE301第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計2陳慶逸、林柏辰編著-文魁資訊內(nèi)容大綱內(nèi)容大綱n2-1 邏輯閘與邏輯電路 n2-2 VHDL的基本架構(gòu) n2-3 VHDL的指定敘述與基本語法 n2-4 解碼器、多工器與編碼器n2-5 算術(shù)邏輯電路與階層式設(shè)計 n單元1：基本邏輯實習(xí) n單元2：解碼器與編碼器實習(xí) n單元3：算術(shù)邏輯電路實習(xí) 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計3陳慶逸、林柏辰編著-文魁資訊2-1 邏輯閘與邏輯電路第二章 組合邏輯電路與VHD

2、L基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計4陳慶逸、林柏辰編著-文魁資訊2-1-1 基本邏輯閘基本邏輯閘 A B C C=A AND B A B C C=A OR B NOT : C= A A C A B C C=A XOR B 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計5陳慶逸、林柏辰編著-文魁資訊2-1-2 布林代數(shù)方程式與笛摩根定理布林代數(shù)方程式與笛摩根定理 ABCYS0Y S1 S0 A B C D CBAYDCBAYn布林代數(shù)方程式n笛摩根定理ABCABCC=(A+B)=A B C=(A B)=A+B A B C A B C 第二章 組合邏輯電路與VHDL基本

3、語法VHDL數(shù)位電路實習(xí)與專題設(shè)計6陳慶逸、林柏辰編著-文魁資訊2-1-3 積之和型式的邏輯電路積之和型式的邏輯電路 ABCY00000010010101101000101111011111第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計7陳慶逸、林柏辰編著-文魁資訊2-2 邏輯閘與邏輯電路第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計8陳慶逸、林柏辰編著-文魁資訊2-2-1 VHDL的基本架構(gòu)的基本架構(gòu) nVHDL程式簡例AND_2abYentity and_2 is port (a, b: in std_logic; Y : out std_log

4、ic); end and_2;The Entity describesthe inputs and outputsarchitecture dataflow of and_2 isbegin Y=a and b;end dataflow;The Architecture describes the boxentity name第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計9陳慶逸、林柏辰編著-文魁資訊VHDL 的電路單體的電路單體(Entity)ABYFENTITY NAND2 isPORT(A,B: IN bit; Y : OUT bit );END NAND2;nEN

5、TITY用來宣告電路的外部包裝，也就是設(shè)計體的介面nENTITY的描述以Entity.IS.End來表示2-2-1 VHDL的基本架構(gòu)的基本架構(gòu) 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計10陳慶逸、林柏辰編著-文魁資訊n以Architecture.of.IS.Begin.End來表示n用以描述ENTITY所涵蓋的電路行為特性和動作VHDL的電路架構(gòu)的電路架構(gòu)( Architecture)architecture Dataflow of NAND2 isbegin C=A nand B; end Dataflow; ABC布林方程式表示式 :C=(AB)2-2-1 V

6、HDL的基本架構(gòu)的基本架構(gòu) 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計11陳慶逸、林柏辰編著-文魁資訊2-2-2 資料型態(tài)與運算子資料型態(tài)與運算子 n資料物件常數(shù)（Constants）在VHDL語言中，我們將固定值宣告成常數(shù) ，它類以C語言中以#define來設(shè)定常數(shù)值的作法。 例如:Constant A: Std_logic_vector(3 downto 0):=“0011”;訊號（Signals）訊號可以用來宣告所有元件內(nèi)部的信號線或內(nèi)接腳位 。例如: Signal A：Std_Logic_vector(4 downto 0); Signal temp: bit

7、_vector(0 to 3); 變數(shù)（Variables） Variable temp: Std_logic:= 0; Variable temp: Std_logic_Vector( 3 downto 0); Variable A,B:Boolean:=False;第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計12陳慶逸、林柏辰編著-文魁資訊2-2-2 資料型態(tài)與運算子資料型態(tài)與運算子n資料型別邏輯訊號在邏輯訊號中，我們用std_logic和bit來宣告邏輯位元，另外用std_logic_vector和bit_vector來宣告多位元的邏輯訊號。在VHDL中，標(biāo)準(zhǔn)邏輯

8、（STD_LOGIC）訊號型式定義是： type std_logic is ( X - Forcing unknown 0 - Forcing zero 1 - Forcing one Z - High impedance W - Weak unknown L - Weak zero H - Weak one -); - Dont care 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計13陳慶逸、林柏辰編著-文魁資訊2-2-2 資料型態(tài)與運算子資料型態(tài)與運算子在VHDL語法中，一群BIT即可以構(gòu)成Bit_Vector，而一群Std_Logic也可組成Std_Logic_

9、Vector序列。 S1S0Y1Y0Y2Y3SIGNAL S: std_logic_vector(1 downto 0);SIGNAL Y: std_logic_vector(3 downto 0);SIGNAL S1,S0: std_logic;SIGNAL Y3,Y2,Y1,Y0: std_logic;第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計14陳慶逸、林柏辰編著-文魁資訊2-2-2 資料型態(tài)與運算子資料型態(tài)與運算子數(shù)值訊號n整數(shù):VHDL語言中的整數(shù)數(shù)值範(fàn)圍從到，它是以32位元的bit_vector來定義整數(shù)的範(fàn)圍的。例如:Signal A：Integer;

10、-32位元數(shù)值宣告Signal B,C：Integer range 0 to 7; - 3位元數(shù)值宣告Variable INT_S:Integer; -32位元數(shù)值宣告 n無號整數(shù)(UNSIGNED)序列宣告:宣告成整數(shù)的訊號是一種數(shù)值型式，跟宣告成位元(bit、bit_vector)型式的邏輯訊號事實上是不能夠直接作資料互換的；在VHDL語言中另外提供了Unsigned指令宣告，它同時具有邏輯和數(shù)值的特性，因此既可作邏輯處理又可作數(shù)值運算。 例如: Signal A：Std_logic; Signal B,C：Unsigned(3 downto 0); 第二章 組合邏輯電路與VHDL基本語法

11、VHDL數(shù)位電路實習(xí)與專題設(shè)計15陳慶逸、林柏辰編著-文魁資訊2-2-2 資料型態(tài)與運算子資料型態(tài)與運算子n運算子邏輯運算子關(guān)係運算子算術(shù)運算子YD) and not(E=F) then y=1; else y=0; end if;Y1=A + B;Y2=A B;Y3=A * B;種 類運算子邏輯運算子not and or xor nand xnor 關(guān)係運算子= /= =算術(shù)運算子+ (加) - (減) * (乘) 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計16陳慶逸、林柏辰編著-文魁資訊2-3 VHDL的指定敘述與基本語法 第二章 組合邏輯電路與VHDL基本語法V

12、HDL數(shù)位電路實習(xí)與專題設(shè)計17陳慶逸、林柏辰編著-文魁資訊2-3-1指定敘述指定敘述(ASSIGNMENT STATEMENT) n訊號指定敘述(Signal Assignment Statement) A=B; -將訊號B傳遞到A A=B after 10ns ; -訊號B延遲10ns後再傳遞到A Y1= A AND NOT S;Y2= B AND S;Y = Y1 OR Y2;YASBY1Y2第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計18陳慶逸、林柏辰編著-文魁資訊2-3-1指定敘述指定敘述(ASSIGNMENT STATEMENT)n變數(shù)指定敘述(Variab

13、le Assignment Statement) 變數(shù)這種資料物件限用在過程（Process）敘述裡，其存在是為了運算上的方便性，它是運算中的中間借用變數(shù)，並不代表任何的記憶元件或信號線；在變數(shù)值的設(shè)定上，它使用“:=”這個符號來代表它是一種瞬間設(shè)定。 例如例如:Variable temp: Std_logic:= 0;Variable temp: Std_logic_Vector( 3 downto 0);Variable A,B:Boolean:=False; -A和B都是初值為False的布林變數(shù)第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計19陳慶逸、林柏辰編著-

14、文魁資訊2-3-2 條件式訊號指定敘述條件式訊號指定敘述 訊號Y = 訊號 A When （條件1） Else 訊號 B When （條件2） Else 訊號 C ； n條件式的訊號設(shè)定敘述：When-Else Y = A WHEN “00” ELSE B WHEN “01” ELSE C WHEN “10” ELSE D; S Y 00 A 01 B 10 C 11 D 2 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計20陳慶逸、林柏辰編著-文魁資訊2-3-3 選擇式訊號指定敘述選擇式訊號指定敘述 n選擇式的訊號設(shè)定敘述：With-Select-whenWith 選擇

15、訊號 X Select訊號Y = 訊號 A When 選擇訊號 X 為 m， 訊號 B When 選擇訊號 X 為 n， ： 訊號 Z When Others ； WITH S SELECT Y = A WHEN “00”, B WHEN “01”, C WHEN “10”, D WHEN OTHERS; S Y 00 A 01 B 10 C 11 D 2 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計21陳慶逸、林柏辰編著-文魁資訊2-4 解碼器、多工器與編碼器 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計22陳慶逸、林柏辰編著-文魁資訊2-4-

16、1 解碼器解碼器(Decoder) 輸入輸入輸出輸出S1S0M0M1M2M3001000010100100010110001library IEEE;use IEEE.STD_LOGIC_1164.all; ENTITY decoder2_4 ISPORT (S1,S0 : IN STD_LOGIC; m0,m1,m2,m3 : OUT STD_LOGIC);END decoder2_4; ARCHITECTURE a OF decoder2_4 ISBEGINm0=(not S1)and (not S0); -00m1=(not S1)and S0; -01m2=S1 and (not S0

17、);-10m3=S1 and S0; -11END a; n二對四解碼器第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計23陳慶逸、林柏辰編著-文魁資訊2-4-2 多工器與解多工器多工器與解多工器 輸入輸入輸出輸出X1X0Y00D001D110D211D3library IEEE;use IEEE.STD_LOGIC_1164.all; ENTITY MUX2_4w ISPORT ( X : IN STD_LOGIC_VECTOR(1 downto 0); D0,D1,D2,D3:IN STD_LOGIC; Y : OUT STD_LOGIC );END MUX2_4w;

18、ARCHITECTURE a OF MUX2_4w ISBEGINY =D0 when X=00 else D1 when X=01 else D2 when X=10 else D3 ;END a; n四對一多工器第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計24陳慶逸、林柏辰編著-文魁資訊2-4-2 多工器與解多工器多工器與解多工器n一對四解多工器位址選擇線輸出動作說明S1S0 00D0當(dāng)S=00時,輸入訊號傳送到D001D1當(dāng)S=01時,輸入訊號傳送到D110D2當(dāng)S=10時,輸入訊號傳送到D211D3當(dāng)S=11時,輸入訊號傳送到D31 LIBRARY ieee;2

19、 USE ieee.std_logic_1164.all;34 ENTITY demux1_4a IS5 PORT ( data : IN STD_LOGIC; 6 X : IN STD_LOGIC_VECTOR(1 downto 0);7 D0,D1,D2,D3: OUT STD_LOGIC );8 END demux1_4a;910 ARCHITECTURE a OF demux1_4a IS11 BEGIN12 D0 =data when X=00 else 0; 13 D1 =data when X=01 else 0; 14 D2 =data when X=10 else 0; 15

20、 D3 =data when X=11 else 0; 16 END a; D0D1D2D3輸入訊號datas第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計25陳慶逸、林柏辰編著-文魁資訊2-4-3 編碼器編碼器(Encoder) n四對二編碼器輸 入輸 出X3X2X1X0Y1Y0000100001001010010100011X3X2X1X0Y1Y01 library IEEE;2 use IEEE.STD_LOGIC_1164.all;34 entity w_s_c42 is5 port( X : IN STD_LOGIC_VECTOR(3 downto 0);6 Y

21、 : OUT STD_LOGIC_VECTOR(1 downto 0);7 end w_s_c42;89 architecture a of w_s_c42 is10 begin1112 With X Select1314 Y = “00” when 0001,15 “01” when 0010,16 “10” when 0100,17 “11” when 1000,18 “00” when others ; 19 end a;第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計26陳慶逸、林柏辰編著-文魁資訊2-4-3 編碼器編碼器(Encoder)n優(yōu)先權(quán)編碼器1 libr

22、ary ieee;2 use ieee.std_logic_1164.all;34 entity priority is5 port ( y1, y2, y3, y4, y5, y6, y7 : in std_logic;6 Pout: out std_logic_vector(2 downto 0);7 end priority;89 architecture a of priority is10 begin11 pout = 111 when (y7 = 1) else12 110 when (y6 = 1) else13 101 when (y5 = 1) else14 100 when

23、 (y4 = 1) else15 011 when (y3 = 1) else16 010 when (y2 = 1) else17 001 when (y1 = 1) else18 000;19 end a;第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計27陳慶逸、林柏辰編著-文魁資訊2-5算術(shù)邏輯電路與階層式設(shè)計 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計28陳慶逸、林柏辰編著-文魁資訊2-5-1 半加法器（半加法器（Half Adder） Sum= X XOR Y;Carry= X AND Y;SumCarryXY1 library iee

24、e;2 use ieee.std_logic_1164.all;3 4 entity halfadder is5 6 port ( X,Y :in std_logic;7 Sum,Carry :out std_logic);8 end halfadder;9 10 ARCHITECTURE a OF halfadder IS11 begin12 Sum=X xor Y;13 Carry=X and Y;14 end a;第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計29陳慶逸、林柏辰編著-文魁資訊2-5-2 全加法器全加法器 (Full Adder) SumCarryXY

25、Zsum = (X xorY) xor Z ;cout = (X and Y) or (Y and Z) or (Z and X);1 LIBRARY ieee;2 USE ieee.std_logic_1164.all;3 4 ENTITY full_add IS5 PORT ( X,Y,Z:in bit;6 Sum,Carry:out bit);7 END full_add;8 9 ARCHITECTURE a OF full_add IS10 BEGIN11 Sum = X xor Y xor Z;12 Carry=(X and Y) or (Y and Z) or (Z and X);

26、13 END a; 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計30陳慶逸、林柏辰編著-文魁資訊2-5-3 階層式設(shè)計階層式設(shè)計 nFor-Generate敘述 For-Generate敘述可以協(xié)助我們輕易地以指令來描述一些具有重覆特性的電路，它雖然以迴圈的型式來撰寫，本身卻是屬於並行敘述之一。 FullAdderS(3)CoutS(2)Carry(1)S(1)CinA(0) B(0)S(0)Carry(2)Carry(3)A(1) B(1)A(2) B(2)A(3) B(3)FullAdderFullAdderFullAdder G1:For I in 3 downt

27、o 0 Generate SUM(I)=A(I) xor B(I) xor Carry(I); Carry(I+1)信號W, 腳位B=信號X, 腳位N=信號Z);位置對應(yīng)表示式：元件標(biāo)記：元件名稱 PORT MAP(信號X,信號Y,信號Z); nComponent與Port Map (續(xù)) 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計33陳慶逸、林柏辰編著-文魁資訊2-5-3 階層式設(shè)計階層式設(shè)計U1U2U3XYZsumcarryS1S2S3Half AdderHalf AdderOR gateARCHITECTURE a OF fulladder IS compone

28、nt halfadder port ( a,b :in std_logic; s,c : out std_logic ); end component; component or_2 port ( a,b :in std_logic; c :out std_logic ); end component; signal s1,s2,s3 :std_logic;BEGIN U1:halfadder port map(x,y,s1,s3); U2:halfadder port map(s1,z,sum,s2); U3:or_2 port map(s2,s3,carry);END a; nCompon

29、ent與Port Map (續(xù)) 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計34陳慶逸、林柏辰編著-文魁資訊2-5-3 階層式設(shè)計階層式設(shè)計nGeneric與Generic map敘述的使用 Generic提供VHDL語言中可以訂定元件參數(shù)模型的能力，在程式中我們利用Generic指令來指定N的大小，之後可以很彈性的透過N值的更改而馬上將該電路變成N位元的架構(gòu)。Generic語法如下：Generic Map語法： 元件標(biāo)題: 元件名稱 Generic map(參數(shù)值) PORT MAP(信號X,信號Y,信號Z);Generic (參數(shù)名稱: 資料型別 :=預(yù)設(shè)值);第

30、二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計35陳慶逸、林柏辰編著-文魁資訊單元1：基本邏輯實習(xí) 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計36陳慶逸、林柏辰編著-文魁資訊單元單元1：基本邏輯實習(xí)：基本邏輯實習(xí) 邏輯運算子邏輯符號VHDL 語法反閘 (NOT gate)C = not A及閘 (AND gate)C = A and B反及閘 (NAND gate)C = A nand B或閘 (OR gate)C = A or B反或閘 (NOR gate)C = A nor B互斥或閘 (XOR gate)C = A xor B互斥反或閘 (X

31、NOR gate)C and, SW2 - or, SW3 - xor, SW4 - nand5 -日 期：2003.08.086 -7 library ieee;8 use ieee.std_logic_1164.all;910 entity logic is11 port(12 A : in std_logic_vector(3 downto 0); -輸入訊號 A13 B : in std_logic_vector(3 downto 0); -輸入訊號 B14 SEL : in std_logic_vector(3 downto 0); -選擇訊號 SEL15 C : out std_l

32、ogic_vector(3 downto 0) -輸出訊號 c16 );17 end logic;18 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計39陳慶逸、林柏辰編著-文魁資訊單元單元1：基本邏輯實習(xí)：基本邏輯實習(xí)n程式與說明(續(xù))19 architecture a of logic is20 begin2122 - 選擇邏輯運算子 -23 process(A,B,SEL)24 begin25 case SEL is 26 when 1110 = -按下SW1，做AND運算27 C -按下SW2，做OR運算29 C -按下SW3，做XOR運算31 C -按下SW4，

33、做NAND運算33 C -其他情況下LED不亮35 C =0000;36 end case;37 end process;38 end a; 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計40陳慶逸、林柏辰編著-文魁資訊單元單元1：基本邏輯實習(xí)：基本邏輯實習(xí)n功能模擬與CPLD下載驗證燒錄於力浦電子FPT-3實驗板n選用EPM7064SLC44-10這個CPLD型號 n將logic.pof檔下載到CPLD中做實際驗證 n基本邏輯閘實習(xí)功能模擬圖 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計41陳慶逸、林柏辰編著-文魁資訊單元單元1：基本邏輯實習(xí)：基

34、本邏輯實習(xí)n基本邏輯閘實習(xí)腳位配置表(FPT-3實驗板)輸入腳位輸出腳位A329(DIP1)C34(LED1)A231(DIP2)C25(LED2)A133(DIP3)C16(LED3)A034(DIP4)C08(LED4)B336(DIP5) B21(DIP6) B144(DIP7) B02(DIP8) SEL037(SW1) SEL139(SW2) SEL240(SW3) SEL341(SW4) 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計42陳慶逸、林柏辰編著-文魁資訊單元單元1：基本邏輯實習(xí)：基本邏輯實習(xí)n FPT-3實驗板上之元件規(guī)劃SEL3SEL0A3A0B

35、3B0C3C0第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計43陳慶逸、林柏辰編著-文魁資訊單元單元1：基本邏輯實習(xí)：基本邏輯實習(xí)n功能模擬與CPLD下載驗證(續(xù))燒錄於力浦電子LP-2900實驗板 n選用力浦電子LP-2900實驗板上的EPF10K10TC144-4晶片型號 n利用Graphic Editor呼叫l(wèi)ogic.sym元件，並將程式重新更改如下（logic_lp2900.gdf） 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計44陳慶逸、林柏辰編著-文魁資訊單元單元1：基本邏輯實習(xí)：基本邏輯實習(xí)n將logic_lp2900.sof檔下載

36、到CPLD中進(jìn)行實際驗證n LP-2900實驗板之元件規(guī)劃: 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計45陳慶逸、林柏辰編著-文魁資訊單元2：解碼器與編碼器實習(xí) 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計46陳慶逸、林柏辰編著-文魁資訊單元單元2-1 74138解碼器電路實習(xí)解碼器電路實習(xí) n相關(guān)知識 74138是一個3 to 8的解碼器電路，它有G1、G2A和G2B三條致能控制線，以及A、B、C三條選擇線和Y0到Y(jié)7八條輸出線。其中A、B、C三條選擇線的輸入值會決定Y0到Y(jié)7八條輸出線中何者被選擇為輸出。 當(dāng)G1為1而且G2A、G2B均為

37、0時，解碼器電路被致能而允許有輸出，其Y0至Y7中被選擇到的輸出端之輸出值將為0（Low），其餘輸出均為1（High），也就是電路屬於低電位動作(Active Low)。若G1為0或者是G2A、G2B其中之一為1時，這個狀態(tài)會使得解碼器沒有輸出，亦即所有的輸出線都呈現(xiàn)High狀態(tài)。第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計47陳慶逸、林柏辰編著-文魁資訊單元單元2-1 74138解碼器電路實習(xí)解碼器電路實習(xí)n實驗功能G1G2AG2BCBAY7Y6Y5Y4Y3Y2Y1Y010000011111110100001111111011000101111101110001111

38、110111100100111011111001011101111110011010111111100111011111110XXXXX11111111X1XXXX11111111XX1XXX11111111 輸 入 輸 出 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計48陳慶逸、林柏辰編著-文魁資訊單元單元2-1 74138解碼器電路實習(xí)解碼器電路實習(xí)n實驗電路圖G2AY7VCCG2BCBVCCAY6Y5SW1SW DIP-8Y4Y3U2EPM7064S/LCC44456891112143334361442I/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI

39、/OI/OI/OI/OY2Y1Y0G1第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計49陳慶逸、林柏辰編著-文魁資訊單元單元2-1 74138解碼器電路實習(xí)解碼器電路實習(xí)n程式與說明1 -2 -實驗名稱：74138(3to8)解碼器實習(xí)3 -檔案名稱：TTL74138.vhd4 -功 能：3對8解碼器電路實習(xí)5 -日 期：2003.08.086 -7 Library IEEE; 8 Use IEEE.std_logic_1164.all;9 10 Entity TTL74138 is 11 port ( A,B,C: in STD_LOGIC; 12 G1: in STD

40、_LOGIC;13 G2A,G2B: in STD_LOGIC;14 Y: out STD_LOGIC_vector(7 downto 0) );15 end TTL74138;16第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計50陳慶逸、林柏辰編著-文魁資訊單元單元2-1 74138解碼器電路實習(xí)解碼器電路實習(xí)n程式與說明(續(xù))17 Architecture a of TTL74138 is 18 signal XIN : std_logic_vector(5 downto 0); 19 begin20 XIN = G1 & G2B & G2A & C & B & A;

41、21 with XIN select22 Y = 11111110 when 100000,23 11111101 when 100001,24 11111011 when 100010,25 11110111 when 100011,26 11101111 when 100100,27 11011111 when 100101,28 10111111 when 100110,29 01111111 when 100111,30 11111111 when others;31 end a; 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計51陳慶逸、林柏辰編著-文魁資訊單元

42、單元2-1 74138解碼器電路實習(xí)解碼器電路實習(xí)n功能模擬與CPLD下載驗證 燒錄於力浦電子FPT-3實驗板 n74138（3 to 8）解碼器腳位配置圖（FPT-3） 輸入腳位輸出腳位G133（DIP3）Y(7)4(LED1)G2A34（DIP 4）Y(6)5(LED2)G2B36（DIP 5）Y(5)6(LED3)C1（DIP 6）Y(4)8(LED4)B44（DIP 7）Y(3)9(LED5)A2（DIP 8）Y(2)11(LED6) Y(1)12(LED7) Y(0)14(LED8)G1Y7Y0G2A G2BC B A第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)

43、計52陳慶逸、林柏辰編著-文魁資訊單元單元2-1 74138解碼器電路實習(xí)解碼器電路實習(xí)n功能模擬與CPLD下載驗證 (續(xù))燒錄於力浦電子LP-2900實驗板 n74138解碼器電路圖第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計53陳慶逸、林柏辰編著-文魁資訊單元單元2-1 74138解碼器電路實習(xí)解碼器電路實習(xí)n功能模擬與CPLD下載驗證 (續(xù))燒錄於力浦電子LP-2900實驗板 n74138解碼器腳位配置圖(LP-2900)輸入腳位輸出腳位G149（SW3）Y(7)11（L5）G2A51（SW4）Y(6)12（L6）G2B59（SW5）Y(5)13（L7）C60（S

44、W6）Y(4)14（L8）B62（SW7）Y(3)17（L9）A63（SW8）Y(2)18（L10） Y(1)19（L11） Y(0)20（L12） LED_COM141第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計54陳慶逸、林柏辰編著-文魁資訊單元單元2-1 74138解碼器電路實習(xí)解碼器電路實習(xí)nLP-2900實驗板元件規(guī)劃第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計55陳慶逸、林柏辰編著-文魁資訊單元單元2-2 74147優(yōu)先權(quán)編碼器電路實習(xí)優(yōu)先權(quán)編碼器電路實習(xí) n相關(guān)知識74147是相當(dāng)常用的優(yōu)先權(quán)編碼器IC，其輸入與輸出都是低電位動作(

45、Active Low)。74147的優(yōu)先權(quán)先後順序是從A9到A1；當(dāng)A9的輸入為Low時，此時無論其他的輸入端為何，其輸出端皆為0110（補數(shù)型態(tài)輸出，若再加上反相閘則可得到原態(tài)輸出10012=9），當(dāng)A9為High，而A8的輸入為Low時，此時輸出應(yīng)為0111，相關(guān)規(guī)格可自行參考真值表。 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計56陳慶逸、林柏辰編著-文魁資訊單元單元2-2 74147優(yōu)先權(quán)編碼器電路實習(xí)優(yōu)先權(quán)編碼器電路實習(xí)n實驗功能輸 入輸 出A1A2A3A4A5A6A7A8A9Y3Y2Y1Y01111111111111xxxxxxxx00110 xxxxxxx

46、010111xxxxxx0111000 xxxxx01111001xxxx011111010 xxx0111111011xx01111111100 x0111111 111010111111111110第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計57陳慶逸、林柏辰編著-文魁資訊單元單元2-2 74147優(yōu)先權(quán)編碼器電路實習(xí)優(yōu)先權(quán)編碼器電路實習(xí)n實驗電路圖A2SW DIP-8Y0Y3VCCA6A1A7Y1A5A3Y2VCCA4U3EPM7064S/LCC44456829313334361442I/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OA8第二

47、章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計58陳慶逸、林柏辰編著-文魁資訊單元單元2-2 74147優(yōu)先權(quán)編碼器電路實習(xí)優(yōu)先權(quán)編碼器電路實習(xí)n程式與說明7 library ieee;8 use ieee.std_logic_1164.all;9 10 entity Encoder74147 is11 port ( A: in std_logic_vector(1 to 9);12 Y : out std_logic_vector(3 downto 0);13 end Encoder74147;1415 architecture a of Encoder74147 is 1

48、6 begin1718 Y=0110 when A(9)=0 else 19 0111 when A(8)=0 else20 1000 when A(7)=0 else21 1001 when A(6)=0 else22 1010 when A(5)=0 else23 1011 when A(4)=0 else24 1100 when A(3)=0 else 25 1101 when A(2)=0 else26 1110 when A(1)=0 else27 1111;28 end a; 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計59陳慶逸、林柏辰編著-文魁資訊單元單

49、元2-2 74147優(yōu)先權(quán)編碼器電路實習(xí)優(yōu)先權(quán)編碼器電路實習(xí)n功能模擬與CPLD下載驗證 燒錄於力浦電子FPT-3實驗板 輸入腳位輸出腳位A(1)29(DIP1)Y(3)4(LED1)A(2)31(DIP2)Y(2)5(LED2)A(3)33(DIP3)Y(1)6(LED3)A(4)34(DIP4)Y(0)8(LED4)A(5)36(DIP5) A(6)1(DIP6) A(7)44(DIP7) A(8)2(DIP8) A(9)X Y3Y0A1A8第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計60陳慶逸、林柏辰編著-文魁資訊單元單元2-2 74147優(yōu)先權(quán)編碼器電路實習(xí)優(yōu)先

50、權(quán)編碼器電路實習(xí)n功能模擬與CPLD下載驗證 燒錄於力浦電子LP-2900實驗板(更改程式如下) 7 library ieee;8 use ieee.std_logic_1164.all;910 entity Encoder74147_lp2900 is11 port ( A: in std_logic_vector(1 to 9);12 LED_COM:out std_logic; -LED的陰極共點端，HI驅(qū)動13 Y : out std_logic_vector(3 downto 0);14 end Encoder74147_lp2900;1516 architecture a of E

51、ncoder74147_lp2900 is 17 begin18 LED_COM=1;19 20 Y=0110 when A(9)=0 else 21 0111 when A(8)=0 else22 1000 when A(7)=0 else23 1001 when A(6)=0 else24 1010 when A(5)=0 else25 1011 when A(4)=0 else26 1100 when A(3)=0 else 27 1101 when A(2)=0 else28 1110 when A(1)=0 else29 1111;30 end a; 第二章 組合邏輯電路與VHDL基

52、本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計61陳慶逸、林柏辰編著-文魁資訊單元單元2-2 74147優(yōu)先權(quán)編碼器電路實習(xí)優(yōu)先權(quán)編碼器電路實習(xí)n功能模擬與CPLD下載驗證 燒錄於力浦電子LP-2900實驗板(續(xù)) 輸入腳位輸出腳位A(1)47（SW1）Y(3)17（LED9）A(2)48（SW2）Y(2)18（LED10）A(3)49（SW3）Y(1)19（LED11）A(4)51（SW4）Y(0)20（LED12）A(5)59（SW5）LED_COM141A(6)60（SW6） A(7)62（SW7） A(8)63（SW8） A(9)64（SW9） 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位

53、電路實習(xí)與專題設(shè)計62陳慶逸、林柏辰編著-文魁資訊單元單元2-2 74147優(yōu)先權(quán)編碼器電路實習(xí)優(yōu)先權(quán)編碼器電路實習(xí)n功能模擬與CPLD下載驗證 燒錄於力浦電子LP-2900實驗板(續(xù)) 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計63陳慶逸、林柏辰編著-文魁資訊單元3：算術(shù)邏輯電路實習(xí) 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計64陳慶逸、林柏辰編著-文魁資訊單元單元3-1 加法器實習(xí)加法器實習(xí) n相關(guān)知識SumCarryCinA BFull AdderzyxxyzzyxzyxzyxsumyzxzxycarryFullAdderS(3)Cou

54、tS(2)Carry(1)S(1)CinA(0) B(0)S(0)Carry(2)Carry(3)A(1) B(1)A(2) B(2)A(3) B(3)FullAdderFullAdderFullAdder一位元全加器四位元全加器架構(gòu)第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計65陳慶逸、林柏辰編著-文魁資訊單元單元3-1 加法器實習(xí)加法器實習(xí)n實驗電路圖 B1COUTA0SUM3B3SW DIP-8B0SUM1A2VCCVCCB2U4EPM7064S/LCC444568929313334361442I/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/

55、OI/OSUM0A3A1SUM2第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計66陳慶逸、林柏辰編著-文魁資訊單元單元3-1 加法器實習(xí)加法器實習(xí)n程式與說明全加法器程式 7 LIBRARY ieee;8 USE ieee.std_logic_1164.all;910 ENTITY full_add IS11 PORT ( SA,SB,SCin :in bit;12 Scout:out bit;13 Sum:out bit);14 END full_add;1516 ARCHITECTURE a OF full_add IS17 BEGIN18 Sum = SA xor

56、SB xor SCin;19 Scout=(SA and SB) or (SB and SCin) or (SCin and SA);20 END a; 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計67陳慶逸、林柏辰編著-文魁資訊單元單元3-1 加法器實習(xí)加法器實習(xí)n程式與說明四位元加法器程式 7 LIBRARY ieee;8 USE ieee.std_logic_1164.all;910 ENTITY full_add4 IS11PORT ( A,B :in bit_vector(3 downto 0);12 cin:in bit;13 sum:out bit_vec

57、tor(3 downto 0);14 cout:OUT bit);15 END full_add4;1617 ARCHITECTURE a OF full_add4 IS18 component FULL_ADD19 port(SA,SB,SCin:in bit;20 Scout,SUM:out bit);21 end component;22 signal CARRY:bit_vector(4 downto 0);23 BEGIN24 CARRY(0)=cin;25 G1:for I in 3 downto 0 generate 26 FA:FULL_ADD port map (A(I),

58、B(I),CARRY(I), CARRY(I+1), SUM(I); 27 end generate G1;28 cout=CARRY(4); 29 END a; 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計68陳慶逸、林柏辰編著-文魁資訊單元單元3-1 加法器實習(xí)加法器實習(xí)n功能模擬與CPLD下載驗證 燒錄於力浦電子FPT-3實驗板 輸入腳位輸出腳位A(3)29(DIP1)COUT4（LED1）A(2)31(DIP2)SUM(3)5（LED2）A(1)33(DIP3)SUM(2)6（LED3）A(0)34(DIP4)SUM(1)8（LED4）B(3)36(DIP5)S

59、UM(0)9（LED5）B(2)1(DIP6) B(1)44(DIP7) B(0)2(DIP8) A3A0B3B0COUTSUM3SUM0第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計69陳慶逸、林柏辰編著-文魁資訊單元單元3-1 加法器實習(xí)加法器實習(xí)n功能模擬與CPLD下載驗證 燒錄於力浦電子LP-2900實驗板 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計70陳慶逸、林柏辰編著-文魁資訊單元單元3-1 加法器實習(xí)加法器實習(xí)n功能模擬與CPLD下載驗證 燒錄於力浦電子LP-2900實驗板(續(xù)) 輸入腳位輸出腳位A(3)47（SW1）COUT14（

60、L8）A(2)48（SW2）SUM(3)17（L9）A(1)49（SW3）SUM(2)18（L10）A(0)51（SW4）SUM(1)19（L11）B(3)59（SW5）SUM(0)20（L12）B(2)60（SW6）LED_COM141B(1)62（SW7） B(0)63（SW8） 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計71陳慶逸、林柏辰編著-文魁資訊單元單元3-1 加法器實習(xí)加法器實習(xí)n功能模擬與CPLD下載驗證 燒錄於力浦電子LP-2900實驗板(續(xù)) 第二章 組合邏輯電路與VHDL基本語法VHDL數(shù)位電路實習(xí)與專題設(shè)計72陳慶逸、林柏辰編著-文魁資訊單元單