數(shù)電復(fù)習(xí)課件(2015)

1、數(shù)字電路與邏輯設(shè)計(jì)復(fù)習(xí)要點(diǎn)數(shù)字電路與邏輯設(shè)計(jì)復(fù)習(xí)要點(diǎn)1.1.數(shù)字邏輯基礎(chǔ)數(shù)字邏輯基礎(chǔ)1.1 數(shù)字電路與數(shù)字信號(hào)數(shù)字電路與數(shù)字信號(hào)1.2 數(shù)制數(shù)制1.3 二進(jìn)制數(shù)的算術(shù)運(yùn)算二進(jìn)制數(shù)的算術(shù)運(yùn)算1.4 二進(jìn)制代碼二進(jìn)制代碼1.5 二值邏輯變量與基本邏輯運(yùn)算二值邏輯變量與基本邏輯運(yùn)算1.6 邏輯函數(shù)及其表示方法邏輯函數(shù)及其表示方法1.2.1十進(jìn)制十進(jìn)制1.2數(shù)制數(shù)制1.2.2 二進(jìn)制二進(jìn)制1.2.3 二二-十進(jìn)制之間的轉(zhuǎn)換十進(jìn)制之間的轉(zhuǎn)換1.2.4十六進(jìn)制和八進(jìn)制十六進(jìn)制和八進(jìn)制（1）進(jìn)位制：表示數(shù)時(shí)，僅用一位數(shù)碼往往不夠用，必須用進(jìn)位計(jì)數(shù)的方法組成多位數(shù)碼。多位數(shù)碼每一位的構(gòu)成以及從低位到高位的進(jìn)位

2、規(guī)則稱為進(jìn)位計(jì)數(shù)制，簡(jiǎn)稱進(jìn)位制。 數(shù)制數(shù)制（2）基 數(shù)：進(jìn)位制的基數(shù)，就是在該進(jìn)位制中可能用到的數(shù)碼個(gè)數(shù)。（3） 位 權(quán)（位的權(quán)數(shù)）：在某一進(jìn)位制的數(shù)中，每一位的大小都對(duì)應(yīng)著該位上的數(shù)碼乘上一個(gè)固定的數(shù)，這個(gè)固定的數(shù)就是這一位的權(quán)數(shù)。權(quán)數(shù)是一個(gè)冪。數(shù)碼為：數(shù)碼為：09；基數(shù)是；基數(shù)是10。運(yùn)算規(guī)律：逢十進(jìn)一，即：運(yùn)算規(guī)律：逢十進(jìn)一，即：9110。十進(jìn)制數(shù)的權(quán)展開(kāi)式：十進(jìn)制數(shù)的權(quán)展開(kāi)式：1、十進(jìn)制、十進(jìn)制103、102、101、100稱為十進(jìn)制的權(quán)。各數(shù)位的權(quán)是10的冪。同樣的數(shù)碼在不同的數(shù)位上代表的數(shù)值不同。任意一個(gè)十進(jìn)制數(shù)都可以表示為各個(gè)數(shù)位上的數(shù)碼與其對(duì)應(yīng)的權(quán)的乘積之和，稱權(quán)展開(kāi)式。即：(

3、5555)105103 510251015100又如：(209.04)10 2102 0101910001014 1022、二進(jìn)制、二進(jìn)制數(shù)碼為：數(shù)碼為：0、1；基數(shù)是；基數(shù)是2。運(yùn)算規(guī)律：逢二進(jìn)一，即：運(yùn)算規(guī)律：逢二進(jìn)一，即：1110。二進(jìn)制數(shù)的權(quán)展開(kāi)式：二進(jìn)制數(shù)的權(quán)展開(kāi)式：如：如：(101.01)2 122 0211200211 22 (5.25)10加法規(guī)則：0+0=0，0+1=1，1+0=1，1+1=10乘法規(guī)則：0.0=0， 0.1=0 ，1.0=0，1.1=1運(yùn)算運(yùn)算規(guī)則規(guī)則各數(shù)位的權(quán)是的冪各數(shù)位的權(quán)是的冪二進(jìn)制數(shù)只有0和1兩個(gè)數(shù)碼，它的每一位都可以用電子元件來(lái)實(shí)現(xiàn)，且運(yùn)算規(guī)則簡(jiǎn)單

4、，相應(yīng)的運(yùn)算電路也容易實(shí)現(xiàn)。數(shù)碼為：數(shù)碼為：07；基數(shù)是；基數(shù)是8。運(yùn)算規(guī)律：逢八進(jìn)一，即：運(yùn)算規(guī)律：逢八進(jìn)一，即：7110。八進(jìn)制數(shù)的權(quán)展開(kāi)式：八進(jìn)制數(shù)的權(quán)展開(kāi)式：如：如：(207.04)8 282 0817800814 82 (135.0625)103、八進(jìn)制、八進(jìn)制4、十六進(jìn)制、十六進(jìn)制數(shù)碼為：數(shù)碼為：09、AF；基數(shù)是；基數(shù)是16。運(yùn)算規(guī)律：逢十六進(jìn)一，即：運(yùn)算規(guī)律：逢十六進(jìn)一，即：F110。十六進(jìn)制數(shù)的權(quán)展開(kāi)式：十六進(jìn)制數(shù)的權(quán)展開(kāi)式：如：如：(D8.A)16 13161 816010 161(216.625)10各數(shù)位的權(quán)是各數(shù)位的權(quán)是8的冪的冪各數(shù)位的權(quán)是各數(shù)位的權(quán)是16的冪的冪結(jié)

5、論結(jié)論一般地，N進(jìn)制需要用到N個(gè)數(shù)碼，基數(shù)是N；運(yùn)算規(guī)律為逢N進(jìn)一。如果一個(gè)N進(jìn)制數(shù)M包含位整數(shù)和位小數(shù)，即 (an-1 an-2 a1 a0 a1 a2 am)2則該數(shù)的權(quán)展開(kāi)式為：(M)2 an-1Nn-1 an-2 Nn-2 a1N1 a0 N0a1 N-1a2 N-2 amN-m 由權(quán)展開(kāi)式很容易將一個(gè)N進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)。 幾幾種種進(jìn)進(jìn)制制數(shù)數(shù)之之間間的的對(duì)對(duì)應(yīng)應(yīng)關(guān)關(guān)系系十進(jìn)制數(shù)二進(jìn)制數(shù)八進(jìn)制數(shù)十六進(jìn)制數(shù)012345678910111213141500000000010001000011001000010100110001110100001001010100101101100011

6、0101110011110123456710111213141516170123456789ABCDEF數(shù)制轉(zhuǎn)換數(shù)制轉(zhuǎn)換（1）二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)：）二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)： 將二進(jìn)制數(shù)由小數(shù)點(diǎn)開(kāi)始，整數(shù)部分將二進(jìn)制數(shù)由小數(shù)點(diǎn)開(kāi)始，整數(shù)部分向左，小數(shù)部分向右，每向左，小數(shù)部分向右，每3位分成一組，不夠位分成一組，不夠3位補(bǔ)零，則每組二進(jìn)位補(bǔ)零，則每組二進(jìn)制數(shù)便是一位八進(jìn)制數(shù)。制數(shù)便是一位八進(jìn)制數(shù)。將N進(jìn)制數(shù)按權(quán)展開(kāi)，即可以轉(zhuǎn)換為十進(jìn)制數(shù)。1、二進(jìn)制數(shù)與八進(jìn)制數(shù)的相互轉(zhuǎn)換、二進(jìn)制數(shù)與八進(jìn)制數(shù)的相互轉(zhuǎn)換1 1 0 1 0 1 0 . 0 10 00 (152.2)8（2）八進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)：

7、將每位八進(jìn)制數(shù)用3位二進(jìn)制數(shù)表示。= 011 111 100 . 010 110(374.26)82、二進(jìn)制數(shù)與十六進(jìn)制數(shù)的相互轉(zhuǎn)換、二進(jìn)制數(shù)與十六進(jìn)制數(shù)的相互轉(zhuǎn)換1 1 1 0 1 0 1 0 0 . 0 1 10 0 00 (1E8.6)16= 1010 1111 0100 . 0111 0110(AF4.76)16 二進(jìn)制數(shù)與十六進(jìn)制數(shù)的相互轉(zhuǎn)換，按照每4位二進(jìn)制數(shù)對(duì)應(yīng)于一位十六進(jìn)制數(shù)進(jìn)行轉(zhuǎn)換。3、十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)、十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)采用的方法 基數(shù)連除、連乘法原理：將整數(shù)部分和小數(shù)部分分別進(jìn)行轉(zhuǎn)換。 整數(shù)部分采用基數(shù)連除法，小數(shù)部分 采用基數(shù)連乘法。轉(zhuǎn)換后再合并。 2 44

8、余數(shù) 低位 2 22 0=K0 2 11 0=K1 2 5 1=K2 2 2 1=K3 2 1 0=K4 0 1=K5 高位 0.375 2 整數(shù) 高位 0.750 0=K1 0.750 2 1.500 1=K2 0.500 2 1.000 1=K3 低位整數(shù)部分采用基數(shù)連除法，先得到的余數(shù)為低位，后得到的余數(shù)為高位。小數(shù)部分采用基數(shù)連乘法，先得到的整數(shù)為高位，后得到的整數(shù)為低位。所以：(44.375)10(101100.011)2采用基數(shù)連除、連乘法，可將十進(jìn)制數(shù)轉(zhuǎn)換為任意的N進(jìn)制數(shù)。解由于精度要求達(dá)到解由于精度要求達(dá)到0.1%，需要精確到二進(jìn)制小數(shù)，需要精確到二進(jìn)制小數(shù)10位，位，即即1/

9、210=1/1024。0.392 = 0.78 b-1= 00.782 = 1.56 b-2= 10.562 = 1.12 b-3= 10.122 = 0.24 b-4= 00.242 = 0.48 b-5= 00.482 = 0.96 b-6 = 00.962 = 1.92 b-7 = 10.922 = 1.84 b-8 = 10.842 = 1.68 b-9 = 10.682 = 1.36 b-10= 1所以所以 BD. 01100011110390 %1 . 0。到到例例 將十進(jìn)制小數(shù)將十進(jìn)制小數(shù)(0.39)D轉(zhuǎn)換成二進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù),要求精度達(dá)要求精度達(dá)BCD碼十碼十進(jìn)制數(shù)碼進(jìn)制數(shù)

10、碼8421碼碼2421 碼碼5421 碼碼余余3碼碼余余3循循環(huán)碼環(huán)碼000000000000000110010100010001000101000110200100010001001010111300110011001101100101401000100010001110100501011011100010001100601101100100110011101701111101101010101111810001110101110111110910011111110011001010（1 1）幾種常用）幾種常用的的BCD代碼代碼1.4.1二二- -十進(jìn)制碼十進(jìn)制碼1.5 二值邏輯變量與基本邏

11、輯運(yùn)算二值邏輯變量與基本邏輯運(yùn)算* *邏輯運(yùn)算邏輯運(yùn)算: : 當(dāng)當(dāng)0和和1表示表示邏輯狀態(tài)時(shí)，兩個(gè)二進(jìn)制數(shù)碼按照某邏輯狀態(tài)時(shí)，兩個(gè)二進(jìn)制數(shù)碼按照某種特定的因果關(guān)系進(jìn)行的運(yùn)算。種特定的因果關(guān)系進(jìn)行的運(yùn)算。邏輯運(yùn)算使用的數(shù)學(xué)工具是邏輯代數(shù)。邏輯運(yùn)算使用的數(shù)學(xué)工具是邏輯代數(shù)。邏輯運(yùn)算的描述方式邏輯運(yùn)算的描述方式:邏輯代數(shù)表達(dá)式、真值表、邏輯圖、卡諾邏輯代數(shù)表達(dá)式、真值表、邏輯圖、卡諾圖、波形圖和硬件描述語(yǔ)言（圖、波形圖和硬件描述語(yǔ)言（HDL) 等。等。事物往往存在兩種對(duì)立的狀態(tài)，在邏輯代數(shù)中可以抽象地表示為 0 和 1 ，稱為邏輯0狀態(tài)和邏輯1狀態(tài)。邏輯代數(shù)是按一定的邏輯關(guān)系進(jìn)行運(yùn)算的代數(shù)，是分析和

12、設(shè)計(jì)數(shù)字電路的數(shù)學(xué)工具。在邏輯代數(shù)，只有和兩種邏輯值，有三種基本邏輯運(yùn)算，還有幾種導(dǎo)出邏輯運(yùn)算(邏輯符號(hào)要記?。?。邏輯代數(shù)中的變量稱為邏輯變量，用大寫(xiě)字母表示。邏輯變量的取值只有兩種，即邏輯0和邏輯1，0 和 1 稱為邏輯常量，并不表示數(shù)量的大小，而是表示兩種對(duì)立的邏輯狀態(tài)。邏輯是指事物的因果關(guān)系，或者說(shuō)條件和結(jié)果的關(guān)系，這些因果關(guān)系可以用邏輯運(yùn)算來(lái)表示，也就是用邏輯代數(shù)來(lái)描述。2 .邏輯代數(shù)與硬件描述語(yǔ)言基礎(chǔ)邏輯代數(shù)與硬件描述語(yǔ)言基礎(chǔ)2.1 邏輯代數(shù)邏輯代數(shù) 2.2 邏輯函數(shù)的卡諾圖化簡(jiǎn)法邏輯函數(shù)的卡諾圖化簡(jiǎn)法 2.3* 硬件描述語(yǔ)言硬件描述語(yǔ)言Verilog HDL基礎(chǔ)基礎(chǔ) 1 1、基本公

13、式基本公式交換律：交換律：A + B = B + AA B = B A結(jié)合律：結(jié)合律：A + B + C = (A + B) + C A B C = (A B) C 分配律：分配律：A + BC = ( A + B )( A + C )A ( B + C ) = AB + AC A 1 = AA 0 = 0A + 0 = AA + 1 = 10 0、1 1律：律：A A = 0A + A = 1互補(bǔ)律：互補(bǔ)律：2.2.1.11.1邏輯代數(shù)的基本定律和恒等式邏輯代數(shù)的基本定律和恒等式2、邏輯函數(shù)的化簡(jiǎn)方法、邏輯函數(shù)的化簡(jiǎn)方法 化簡(jiǎn)的主要方法：化簡(jiǎn)的主要方法：公式法（代數(shù)法）公式法（代數(shù)法）圖解法

14、（卡諾圖法）圖解法（卡諾圖法）代數(shù)化簡(jiǎn)法：代數(shù)化簡(jiǎn)法： 運(yùn)用邏輯代數(shù)的基本定律和恒等式進(jìn)行化簡(jiǎn)的方法。運(yùn)用邏輯代數(shù)的基本定律和恒等式進(jìn)行化簡(jiǎn)的方法。 1AA并項(xiàng)法并項(xiàng)法: : CBA CBAL BA)CC(BA 將兩項(xiàng)合并為一項(xiàng)，消去一個(gè)變量將兩項(xiàng)合并為一項(xiàng)，消去一個(gè)變量ABBA 吸收法：吸收法： A + AB = A 消去法消去法： CABAB CAB 配項(xiàng)法配項(xiàng)法： CA=AB BAFEBCDABAL )(CBAAB)( CBCAABL A+AB=A+BCBCAABL CBAACAAB)( CBACABCA=AB )()(BCACACABAB 消去多余的與項(xiàng)消去多余的與項(xiàng)2.2 邏輯函數(shù)的

15、卡諾圖化簡(jiǎn)法邏輯函數(shù)的卡諾圖化簡(jiǎn)法2.2.2 邏輯函數(shù)的最小項(xiàng)表達(dá)式邏輯函數(shù)的最小項(xiàng)表達(dá)式2.2.1 最小項(xiàng)的定義及性質(zhì)最小項(xiàng)的定義及性質(zhì)2.2.4 用卡諾圖化簡(jiǎn)邏輯函數(shù)用卡諾圖化簡(jiǎn)邏輯函數(shù)2.2.3 用卡諾圖表示邏輯函數(shù)用卡諾圖表示邏輯函數(shù) 2.2.2 邏輯函數(shù)的最小項(xiàng)表達(dá)式邏輯函數(shù)的最小項(xiàng)表達(dá)式 (,)()()L A B CAB CCA BB Cl為為“與或與或”邏輯表達(dá)式；邏輯表達(dá)式； l 在在“與或與或”式中的每個(gè)乘積項(xiàng)都是最小項(xiàng)。式中的每個(gè)乘積項(xiàng)都是最小項(xiàng)。例例1 1 將將( ,)L A B CABAC化成最小項(xiàng)表達(dá)式化成最小項(xiàng)表達(dá)式ABCABCABCABC= m7m6m3m1 (7

16、, 6 3 1)m, ,任何一個(gè)邏輯函數(shù)表達(dá)式都可以轉(zhuǎn)換為一組最小項(xiàng)之和，稱任何一個(gè)邏輯函數(shù)表達(dá)式都可以轉(zhuǎn)換為一組最小項(xiàng)之和，稱為最小項(xiàng)表達(dá)式。為最小項(xiàng)表達(dá)式。2.2.3 用卡諾圖表示邏輯函數(shù)用卡諾圖表示邏輯函數(shù)1、卡諾圖的引出卡諾圖的引出卡諾圖：將卡諾圖：將n變量的全部最小項(xiàng)都用小方塊表示，并使具有邏輯變量的全部最小項(xiàng)都用小方塊表示，并使具有邏輯相鄰的最小項(xiàng)在幾何位置上也相鄰地排列起來(lái)，這樣相鄰的最小項(xiàng)在幾何位置上也相鄰地排列起來(lái)，這樣, ,所得到的所得到的圖形叫圖形叫n變量的卡諾圖。變量的卡諾圖。邏輯相鄰的最小項(xiàng)：如果兩個(gè)最小項(xiàng)只有一個(gè)變量互為反變量，邏輯相鄰的最小項(xiàng)：如果兩個(gè)最小項(xiàng)只有一

17、個(gè)變量互為反變量，那么，就稱這兩個(gè)最小項(xiàng)在邏輯上相鄰。那么，就稱這兩個(gè)最小項(xiàng)在邏輯上相鄰。如最小項(xiàng)如最小項(xiàng)m6=ABC、與與m7 =ABC 在邏輯上相在邏輯上相鄰鄰m7 =ABC 在邏輯上相在邏輯上相鄰鄰m7m6 如果兩個(gè)相鄰最小項(xiàng)出現(xiàn)在同一個(gè)邏輯函數(shù)中，可以合并為一項(xiàng)，如果兩個(gè)相鄰最小項(xiàng)出現(xiàn)在同一個(gè)邏輯函數(shù)中，可以合并為一項(xiàng)，同時(shí)消去互為反變量的那個(gè)變量。如同時(shí)消去互為反變量的那個(gè)變量。如ACBBACCBAABC)(AB10100100011110 m0 m1 m2 m3 m4 m5 m6 m7 m12 m13 m14 m15 m8 m9 m10 m110001111000011110ABC

18、D三變量卡諾圖三變量卡諾圖四變量卡諾圖四變量卡諾圖BABABAAB兩變量卡諾圖兩變量卡諾圖m0m1m2m3ACCCBABCACBABCACBACBACBAABCCAB m0 m1 m2 m3 m4 m5 m6 m7ADB 1 1 1 00 AB L 01 10 11 CD 11 00 00 01 10 0111111111111110( ,)(0 3, 5 7,8 11,13 15)L A B C DmLDCBB例例: : 用卡諾圖化簡(jiǎn)用卡諾圖化簡(jiǎn) 1 1 1 00 AB L 01 10 11 CD 11 00 00 01 10 0111111111111110CD圈圈0LBCDLDCB圈圈1

19、2.2.5 含無(wú)關(guān)項(xiàng)的邏輯函數(shù)及其化簡(jiǎn)含無(wú)關(guān)項(xiàng)的邏輯函數(shù)及其化簡(jiǎn)1 1、什么叫無(wú)關(guān)項(xiàng)：、什么叫無(wú)關(guān)項(xiàng)：在真值表內(nèi)對(duì)應(yīng)于變量的某些取值下，函數(shù)的值可以是任意的，在真值表內(nèi)對(duì)應(yīng)于變量的某些取值下，函數(shù)的值可以是任意的，或者這些變量的取值根本不會(huì)出現(xiàn)，這些變量取值所對(duì)應(yīng)的最或者這些變量的取值根本不會(huì)出現(xiàn)，這些變量取值所對(duì)應(yīng)的最小項(xiàng)稱為無(wú)關(guān)項(xiàng)或任意項(xiàng)。小項(xiàng)稱為無(wú)關(guān)項(xiàng)或任意項(xiàng)。在含有無(wú)關(guān)項(xiàng)邏輯函數(shù)的卡諾圖化簡(jiǎn)中，它的值可以取在含有無(wú)關(guān)項(xiàng)邏輯函數(shù)的卡諾圖化簡(jiǎn)中，它的值可以取0 0或取或取1 1，具體取什么值，可以根據(jù)使函數(shù)盡量得到簡(jiǎn)化而定。具體取什么值，可以根據(jù)使函數(shù)盡量得到簡(jiǎn)化而定。例例: 要求設(shè)計(jì)一個(gè)

20、邏輯電路，能夠判斷一位十進(jìn)要求設(shè)計(jì)一個(gè)邏輯電路，能夠判斷一位十進(jìn)制數(shù)是奇數(shù)還是偶數(shù)，當(dāng)十進(jìn)制數(shù)為奇數(shù)時(shí)，電制數(shù)是奇數(shù)還是偶數(shù)，當(dāng)十進(jìn)制數(shù)為奇數(shù)時(shí)，電路輸出為路輸出為1，當(dāng)十進(jìn)制數(shù)為偶數(shù)時(shí)，電路輸出為，當(dāng)十進(jìn)制數(shù)為偶數(shù)時(shí)，電路輸出為0。 1111 1110 1101 1100 1011 101011001010001011100110101010010010011000101000100000LABCD解解:(1)列出真值表列出真值表(2)畫(huà)出卡諾圖畫(huà)出卡諾圖 0 1 1 0 0 1 1 0 0 1 L C D A B (3) 卡諾圖化簡(jiǎn)卡諾圖化簡(jiǎn) D DL 4 組合邏輯電路組合邏輯電路4.1組

21、合邏輯電路的分析組合邏輯電路的分析4.2組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)4.3組合邏輯電路中的競(jìng)爭(zhēng)和冒險(xiǎn)組合邏輯電路中的競(jìng)爭(zhēng)和冒險(xiǎn)4.4常用組合邏輯集成電路常用組合邏輯集成電路組合邏輯電路的一般框圖組合邏輯電路的一般框圖Li = f (A1, A2 , , An ) (i=1, 2, , m)工作特征工作特征: :組合邏輯電路工作特點(diǎn)組合邏輯電路工作特點(diǎn): :在任何時(shí)刻，電路的輸出狀態(tài)只取決于在任何時(shí)刻，電路的輸出狀態(tài)只取決于同一時(shí)刻的輸入狀態(tài)而與電路原來(lái)的狀態(tài)無(wú)關(guān)。同一時(shí)刻的輸入狀態(tài)而與電路原來(lái)的狀態(tài)無(wú)關(guān)。 序序 關(guān)于組合邏輯電路關(guān)于組合邏輯電路結(jié)構(gòu)特征結(jié)構(gòu)特征:1、輸出、輸入之間沒(méi)有反

22、饋延遲通路，、輸出、輸入之間沒(méi)有反饋延遲通路，2、不含記憶單元、不含記憶單元 =1 L1 B C A Z =L2 A1 A2 An L1 L2 Lm 組組合合邏邏輯輯電電 1 1、邏輯抽象：根據(jù)實(shí)際邏輯問(wèn)題的因果關(guān)系確定輸入、輸出、邏輯抽象：根據(jù)實(shí)際邏輯問(wèn)題的因果關(guān)系確定輸入、輸出變量，并定義邏輯狀態(tài)的含義；變量，并定義邏輯狀態(tài)的含義；2、根據(jù)邏輯描述列出真值表；根據(jù)邏輯描述列出真值表；3、由真值表寫(xiě)出邏輯表達(dá)式由真值表寫(xiě)出邏輯表達(dá)式; ;5、 畫(huà)出邏輯圖。畫(huà)出邏輯圖。4、根據(jù)器件的類型根據(jù)器件的類型, ,簡(jiǎn)化和變換邏輯表達(dá)式簡(jiǎn)化和變換邏輯表達(dá)式二、組合邏輯電路的設(shè)計(jì)步驟二、組合邏輯電路的設(shè)計(jì)

23、步驟 一、組合邏輯電路的設(shè)計(jì)：根據(jù)實(shí)際邏輯問(wèn)題，求出所要求邏輯一、組合邏輯電路的設(shè)計(jì)：根據(jù)實(shí)際邏輯問(wèn)題，求出所要求邏輯功能的最簡(jiǎn)單邏輯電路。功能的最簡(jiǎn)單邏輯電路。4.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)4.4 若干典型的組合邏輯集成電路若干典型的組合邏輯集成電路4.4.1 編碼器編碼器4.4.2 譯碼器譯碼器/數(shù)據(jù)分配器數(shù)據(jù)分配器4.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器4.4.4 數(shù)值比較器數(shù)值比較器4.4.5 算術(shù)運(yùn)算電路算術(shù)運(yùn)算電路(b) 74HC138(74LS138)集成譯碼器集成譯碼器 A0 A1 A2 1E 2E E3 7Y GND VCC 1Y 2Y 3Y 4Y 5Y 6Y 0Y 1

24、 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 引腳圖引腳圖邏輯圖邏輯圖 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 74HC138集成譯碼器功能表集成譯碼器功能表2E1E0Y1Y2Y3Y4Y5Y6Y7YLHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHXHHHHHHHHHA2E3輸輸 出出輸輸 入入A1

25、A02E1E0Y1Y2Y3Y4Y5Y6Y7YLHHHHHHHHHHLLHHLHHHHHHLHHLLHHHLHHHHHHLHLLHHHHLHHHHLLHLLHHHHHLHHHHHLLLHHHHHHLHHLHLLLHHHHHHHLHHLLLLHHHHHHHHLLLLLLHHHHHHHHHLHHHHHHHHHXHHHHHHHHHA2E3輸輸 出出輸輸 入入A1A00120AAAY 0121AAAY 0122AAAY 0123AAAY 0125AAAY 0126AAAY 0124AAAY 0127AAAY 3 3線線8 8線譯碼器的線譯碼器的 含三變量函數(shù)的全部最小項(xiàng)。含三變量函數(shù)的全部最小項(xiàng)。Y Y

26、0 0Y Y7 7基于這一點(diǎn)用該器件能夠方便地實(shí)現(xiàn)三變量邏輯函數(shù)。基于這一點(diǎn)用該器件能夠方便地實(shí)現(xiàn)三變量邏輯函數(shù)。3、用譯碼器實(shí)現(xiàn)邏輯函數(shù)。、用譯碼器實(shí)現(xiàn)邏輯函數(shù)。0120AAAY 0m 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 A0 +5V E Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C 11mCBAY 77mCBAY 22mBCAY .當(dāng)當(dāng)E3 =1 ，E2 = E1 = 0時(shí)時(shí)7620mmmm 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 7620mmmm AB

27、CAL 用一片用一片74HC138實(shí)現(xiàn)函數(shù)實(shí)現(xiàn)函數(shù)首先將函數(shù)式變換為最小項(xiàng)之和的形式首先將函數(shù)式變換為最小項(xiàng)之和的形式在譯碼器的輸出端加一個(gè)與非門(mén)，即可實(shí)現(xiàn)給定的組合在譯碼器的輸出端加一個(gè)與非門(mén)，即可實(shí)現(xiàn)給定的組合邏輯函數(shù)邏輯函數(shù). +5V A B C L & 7620YYYY ABCCABCBACBAL 4.4.5 算術(shù)運(yùn)算電路算術(shù)運(yùn)算電路 A B S C HA FA Ai Bi Ci-1 Ci Si 在兩個(gè)在兩個(gè)1 1位二進(jìn)制數(shù)相加時(shí)，不考慮低位來(lái)的進(jìn)位的相加位二進(jìn)制數(shù)相加時(shí)，不考慮低位來(lái)的進(jìn)位的相加 -半加半加 在兩個(gè)二進(jìn)制數(shù)相加時(shí)，考慮低位進(jìn)位的相加在兩個(gè)二進(jìn)制數(shù)相加時(shí)，考慮低

28、位進(jìn)位的相加 -全加全加 加法器分為半加器和全加器兩種。加法器分為半加器和全加器兩種。半加器半加器全加器全加器1 1、半加器和全加器、半加器和全加器兩個(gè)二進(jìn)制數(shù)相加兩個(gè)二進(jìn)制數(shù)相加: :（1 1） 1 1位半加器（位半加器（Half Adder） 不考慮低位進(jìn)位，將兩個(gè)不考慮低位進(jìn)位，將兩個(gè)1 1位二進(jìn)制數(shù)位二進(jìn)制數(shù)A、B相加的器件。相加的器件。 半加器的真值表半加器的真值表 邏輯表達(dá)式邏輯表達(dá)式1000C011110101000SBA 半加器的真值表半加器的真值表 A B =1 & C=AB BAS BABAS C = AB 邏輯圖邏輯圖（2 2） 全加器（全加器（Full Adde

29、r） 1110100110010100全加器真值表全加器真值表 全加器能進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)相加，并根全加器能進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。據(jù)求和結(jié)果給出該位的進(jìn)位信號(hào)。 0 1 0 1 1 0 1 0 Si Ai Ci-1 Bi 0 0 1 0 0 1 1 1 Ci Ai Ci-1 Bi 111011101001110010100000CSCBAiiiii CBAABCCBACBACBASiiio)( CBAABBCACBAABC S A B Ci Co BA iCBA AB i)(CBA 1 CO CO A B S CO Ci C

30、O C I 于是可得全加器的邏輯表達(dá)式為于是可得全加器的邏輯表達(dá)式為6 . 時(shí)序邏輯電路的分析與設(shè)計(jì)時(shí)序邏輯電路的分析與設(shè)計(jì)6.1 時(shí)序邏輯電路的基本概念時(shí)序邏輯電路的基本概念6.2 同步同步 時(shí)序邏輯電路的分析時(shí)序邏輯電路的分析6.3 同步同步 時(shí)序邏輯電路的設(shè)計(jì)時(shí)序邏輯電路的設(shè)計(jì)6.4 異步異步 時(shí)序邏輯電路的分析時(shí)序邏輯電路的分析6.5 若干典型的時(shí)序邏輯集成電路若干典型的時(shí)序邏輯集成電路*6.6 用用Verilog描述時(shí)序邏輯電路描述時(shí)序邏輯電路 1D C1 & 1 & D0 Q0 FF0 Q0 & 1 1D C1 D1 Q1 FF1 Q1 Y A CP 輸出方

31、程輸出方程A)QQ(Y10 A)QQ(D100 AQD01 激勵(lì)方程組激勵(lì)方程組 A)QQ(Qnnn1010 AQQnn011 狀態(tài)狀態(tài)方程組方程組DQn 111. 1. 邏輯方程組邏輯方程組6.1.2 時(shí)序電路功能的表達(dá)方法時(shí)序電路功能的表達(dá)方法狀態(tài)轉(zhuǎn)換真值表狀態(tài)轉(zhuǎn)換真值表100010001100000000nQ1nQ011nQ10nQYA010100011100010111011101001110輸出方程輸出方程A)QQ(Y10 A)QQ(Qnnn1010 AQQnn011 狀態(tài)狀態(tài)方程組方程組1. 根據(jù)方程組列出根據(jù)方程組列出狀態(tài)轉(zhuǎn)換真值表狀態(tài)轉(zhuǎn)換真值表將狀態(tài)轉(zhuǎn)換真值表轉(zhuǎn)換為狀態(tài)表將狀態(tài)

32、轉(zhuǎn)換真值表轉(zhuǎn)換為狀態(tài)表0 1 / 00 0/ 11 11 1 / 00 0 / 11 01 0 / 00 0 / 00 00 1 / 00 0/ 10 1狀態(tài)表狀態(tài)表nnQQ01YQQnn/1011A=1A=0狀態(tài)轉(zhuǎn)換真值表狀態(tài)轉(zhuǎn)換真值表010100011100010111011101001110100010001100000000nQ1nQ011nQ10nQYA狀態(tài)表狀態(tài)表0 1 / 00 0/ 11 11 1 / 00 0 / 11 01 0 / 00 0 / 00 00 1 / 00 0/ 10 1nnQQ01YQQnn/1011A=1A=0 10 11 00 01 0/0 1/0 0/

33、1 10 11 00 01 1/0 0/11/00/11/02.根據(jù)狀態(tài)表畫(huà)出狀態(tài)圖根據(jù)狀態(tài)表畫(huà)出狀態(tài)圖 CP A Q0 Q1 Y 4. 時(shí)序圖時(shí)序圖 時(shí)序邏輯電路的四種描述方式是可以相互轉(zhuǎn)換的時(shí)序邏輯電路的四種描述方式是可以相互轉(zhuǎn)換的狀態(tài)表狀態(tài)表0 1 / 00 0/ 11 11 1 / 00 0 / 11 01 0 / 00 0 / 00 00 1 / 00 0/ 10 1nnQQ01YQQnn/1011A=1A=0根據(jù)狀態(tài)表畫(huà)出波形圖根據(jù)狀態(tài)表畫(huà)出波形圖6.2.1 分析同步時(shí)序邏輯電路的一般步驟分析同步時(shí)序邏輯電路的一般步驟: :1.了解電路的組成：了解電路的組成：電路的輸入、輸出信號(hào)、

34、觸發(fā)器的類型等電路的輸入、輸出信號(hào)、觸發(fā)器的類型等 .確定電路的邏輯功能確定電路的邏輯功能.3.列出狀態(tài)轉(zhuǎn)換表或畫(huà)出狀態(tài)圖和波形圖；列出狀態(tài)轉(zhuǎn)換表或畫(huà)出狀態(tài)圖和波形圖； 2. 根據(jù)給定的時(shí)序電路圖根據(jù)給定的時(shí)序電路圖,寫(xiě)出下列各邏輯方程式：寫(xiě)出下列各邏輯方程式：() 輸出方程；輸出方程； () 各觸發(fā)器的激勵(lì)方程各觸發(fā)器的激勵(lì)方程;（3）狀態(tài)方程）狀態(tài)方程: 將每個(gè)觸發(fā)器的驅(qū)動(dòng)方程代入其特性方程將每個(gè)觸發(fā)器的驅(qū)動(dòng)方程代入其特性方程得狀態(tài)方程得狀態(tài)方程.6.5 若干典型的時(shí)序邏輯集成電路若干典型的時(shí)序邏輯集成電路6.5.1 寄存器和移位寄存器寄存器和移位寄存器6.5.2 計(jì)數(shù)器計(jì)數(shù)器 74LS1

35、61 Q0 Q1 Q2 Q3(b) 邏輯功能示意圖(a) 引腳排列圖 16 15 14 13 12 11 10 974LS161 1 2 3 4 5 6 7 8VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP GND CR D0 D1 D2 D3 CTT CTP CP CO LD4位集成二進(jìn)制同步加法計(jì)數(shù)器位集成二進(jìn)制同步加法計(jì)數(shù)器74LS161/163CR=0時(shí)異步清零。CR=1、LD=0時(shí)同步置數(shù)。CR=LD=1且CPT=CPP=1時(shí)，按照4位自然二進(jìn)制碼進(jìn)行同步二進(jìn)制計(jì)數(shù)。CR=LD=1且CPTCPP=0時(shí)，計(jì)數(shù)器狀態(tài)保持不變。 N進(jìn)制計(jì)數(shù)器進(jìn)

36、制計(jì)數(shù)器1 1、用同步清零端或置數(shù)、用同步清零端或置數(shù)端歸零構(gòu)成端歸零構(gòu)成N進(jìn)置計(jì)數(shù)器進(jìn)置計(jì)數(shù)器2 2、用異步清零端或置數(shù)、用異步清零端或置數(shù)端歸零構(gòu)成端歸零構(gòu)成N進(jìn)置計(jì)數(shù)器進(jìn)置計(jì)數(shù)器（1）寫(xiě)出狀態(tài)SN-1的二進(jìn)制代碼。（2）求歸零邏輯，即求同步清零端或置數(shù)控制端信號(hào)的邏輯表達(dá)式。（3）畫(huà)連線圖。（1）寫(xiě)出狀態(tài)SN的二進(jìn)制代碼。（2）求歸零邏輯，即求異步清零端或置數(shù)控制端信號(hào)的邏輯表達(dá)式。（3）畫(huà)連線圖。利用集成計(jì)數(shù)器的清零端和置數(shù)端實(shí)現(xiàn)歸零，從而構(gòu)成按自然態(tài)序進(jìn)行計(jì)數(shù)的N進(jìn)制計(jì)數(shù)器的方法。在前面介紹的集成計(jì)數(shù)器中，清零、置數(shù)均采用同步方式的有74LS163；清零采用異步方式、置數(shù)采用同步方式的有74LS161、74LS160；74LS90則具有異步清零和異步置9功能。用74LS161來(lái)構(gòu)成一個(gè)十二進(jìn)制計(jì)數(shù)器。nnQQCR23SNS121100D0D3可隨意處理可隨意處理D0D3必須都接必須都接0 CO LD CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 CTT CTP CP&11(a) 用異步清零端 CR 歸零 74LS161用異步清零端CR歸零用同步置數(shù)端LD歸零SN-1S111011nnnQQQLD013 CO LD CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 CTT CTP C