第六章采用中、大規(guī)模集成電路的邏輯設(shè)計(jì)_第1頁(yè)
第六章采用中、大規(guī)模集成電路的邏輯設(shè)計(jì)_第2頁(yè)
第六章采用中、大規(guī)模集成電路的邏輯設(shè)計(jì)_第3頁(yè)
第六章采用中、大規(guī)模集成電路的邏輯設(shè)計(jì)_第4頁(yè)
第六章采用中、大規(guī)模集成電路的邏輯設(shè)計(jì)_第5頁(yè)
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文檔簡(jiǎn)介

1、采用SSI進(jìn)行邏輯設(shè)計(jì)時(shí),邏輯設(shè)計(jì)和元件選擇是相互獨(dú)立的,設(shè)計(jì)追求的目標(biāo)是最小化,即盡量減少門和觸發(fā)器的數(shù)量。采用MSI或LSI進(jìn)行邏輯設(shè)計(jì)時(shí),最小化也不再是追求的目標(biāo),因?yàn)橐粋€(gè)器件內(nèi)門和觸發(fā)器的數(shù)量是確定的。這種設(shè)計(jì)方法的關(guān)鍵是以MSI和LSI器件的功能為基礎(chǔ),從設(shè)計(jì)要求的邏輯功能描述出發(fā),合理地選用器件,充分利用器件本身所具有的功能,減少SSI器件和連線的數(shù)量。全加器:能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加,并考慮低位來的進(jìn)位,即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加,求得和及進(jìn)位的邏輯電路,稱為全加器。二進(jìn)制并行加法器除能實(shí)現(xiàn)二進(jìn)制加法運(yùn)算外,還可實(shí)現(xiàn)代碼轉(zhuǎn)換、二進(jìn)制減法運(yùn)算,二進(jìn)制乘法運(yùn)算,十進(jìn)制加法運(yùn)算等

2、功能。iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiBAGBAPCPCBACBACBACBACBASGCPCBACBACBACBAC11111111111 Ci-1SiAiBi&Ci=1&1=1PiGi11iiiiiiiCACBBACiiiiiiBAGBAPiiiiGCPC1 - 提高工作速度的途徑:設(shè)法減小進(jìn)位信號(hào)的傳遞時(shí)間進(jìn)位傳遞公式進(jìn)位傳遞公式32312301231012332332120121012212210110110110100GGPGPPGPPPCPPPPGCPCGGPGPPCPPPGCPCGGPCPPGCPCGCPCBAGBA

3、PBAGBAPiiiiiiiiiiiiP0G0C0S3S2S1S0A0 B0A1 B1A2 B2A3 B3全加器全加器全加器全加器C-1超前進(jìn)位形成邏輯P1G1C1P2G2C2P3G3C-1C3&11&1&1&C3C-1C0C1C2A3B3=111&1&=1=1=1A1B1&1&A2B2&1&A0B0&1&S3S2S2S0例:例: 用四位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)將8421BCD碼轉(zhuǎn)換成余3碼的代轉(zhuǎn)換電路。余3碼比8421碼多3A4A3A2A1B4B3B2B1F4 F3 F2 F1余3碼FC4C084

4、21BCD碼0011“ 0”解:解:例例6.1: 用四位二進(jìn)制并行加法器設(shè)計(jì)一個(gè) 四位二進(jìn)制并行加法/減法器。解:解: 利用補(bǔ)碼,將減法變?yōu)榧臃‵4 F3 F2 F1FC4C0A4 A3 A2 A1B4 B3 B2 B1S4 S3 S2 S11111被加數(shù)(被減數(shù))加數(shù)(減數(shù))a4 a3 a2 a1b4 b3 b2 b1功能選擇M和(差)例例6.2: 用四位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)用余3碼表示的一位十進(jìn)制數(shù)加法器。解:解: 余3碼相加時(shí)無進(jìn)位,結(jié)果要減3;有進(jìn)位,結(jié)果要加3。減3(0011)可以變?yōu)榧?3(1101)。A4A3A2A1B4B3B2B1F4 F3 F2 F1和數(shù)余3碼FC4C0“

5、 1”A4A3A2A1B4B3B2B1F4 F3 F2 F1FC4C0被加數(shù)余3碼加數(shù)余3碼1進(jìn)位輸入III例例6.3:用四位二進(jìn)制并行加法器設(shè)計(jì)一位8421BCD碼十進(jìn)制數(shù)加法器。解:解: 8421BCD碼相加時(shí)有進(jìn)位或出現(xiàn)冗余碼時(shí),結(jié)果要加6調(diào)整。A4A3A2A1B4B3B2B1F4 F3 F2 F1和數(shù)8421BCD碼FC4C0“1”A4A3A2A1B4B3B2B1F4 F3 F2 F1FC4C0被加數(shù)8421BCD碼加數(shù)8421BCD碼進(jìn)位輸入III&比比較較電電路路的的真真值值表表 A B (AB) (AB) (A=B) (AB) (AB)(AB)&1BABABABB

6、BA)()(BABABABABABA)()()( 7485 型型四四位位數(shù)數(shù)字字比比較較器器功功能能表表 比較輸入 級(jí)聯(lián)輸入 輸出 A3,B3 A2,B2 A1,B1 A0,B0 (AB)I (AB)O A3B3 0 0 1 A3B2 0 0 1 A3=B3 A2B1 0 0 1 A3=B3 A2=B2 A1B0 0 0 1 A3=B3 A2=B2 A1=B1 A0B0 1 0 0 A3=B3 A2=B2 A1=B1 A0=B0 0 0 1 0 0 1 A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 0 A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 1 0

7、 A3=B3 A2=B2 A1=B1 A0=B0 1 0 1 0 A3=B3 A2=B2 A1=B1 A0=B0 1 0 1 0 0 0 A3=B3 A2=B2 A1=B1 A0=B0 0 0 0 1 0 1 iiiiiiiiiiBABABBAABA)()()(3 , 2 , 1 , 0)(3 , 2 , 1 , 0)(iBABAiBABAiiiiiiii)()()()()()()()()()()()()()()()(001122331122332233330011223300112233BABABABABABABABABABABABABABABABABABABABABAIIO)()()()(

8、)()()()()()()()()()()()(001122331122332233330011223300112233BABABABABABABABABABABABABABABABABABABABABAIIO IOBABABABABABA)()()()()(00112233B0 B1 B2 B3A0 A1 A2 A3(AB)I(A=B)I(AB)o B0 B1 B2 B3A0 A1 A2 A3(AB)I(A=B)I(AB)o0 1 0A0 A1 A2 A3B0 B1 B2 B3(AB)I(A=B)I(AB)oB0 B1 B2 B3B4 B5 B6 B7A4 A5 A6 A7A0 A1 A2

9、A3(AB)I(A=B)I(AB)oB0 B1 B2 B3B20B21B22B23A0 A1 A2 A3A20A21A22A23IIIVI輸出輸入 010A0 A1 A2 A3B0 B1 B2 B3A40B4(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3輸出輸入VII(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3II(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3III(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3IV(AB)I(A=B)I(AB)oB0 B1 B2 B3A0

10、A1 A2 A3V(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3B5 B6 B7 B8A5 A6 A7 A8A90B9B10B11B12B13A10A11A12A13A140 B14B15B16B17B18A15A16A17A18A190 B19B20B21B22B23A20A21A22A23譯碼器的功能是對(duì)具有特定含義的輸入代碼進(jìn)行“ 翻譯”或“ 辨認(rèn)”,將其轉(zhuǎn)換成相應(yīng)的輸出信號(hào)。將n個(gè)輸入變量變換成2n個(gè)輸出函數(shù),且每個(gè)輸出函數(shù)對(duì)應(yīng)于n個(gè)輸入變量的一個(gè)最小項(xiàng)。注:本表中的“ ”代表0或1輸入S1 S2S3 A2 A1 A0輸出Y0 Y1 Y2 Y3 Y4 Y5

11、 Y6 Y711111111000000000100001111 00110011 01010101 0111111111 1011111111 1101111111 1110111111 1111011111 1111101111 1111110111 1111111011 0123012201210120AAAYAAAYAAAYAAAY0127012601250124AAAYAAAYAAAYAAAYG0G7G6G5G4G3G2G1GSSA0A1A2S13Y0Y2Y1Y7Y4Y6Y5Y2S3SA0A1A2S3S2S1Y7Y6Y5Y4Y3Y2Y1Y0VCC1891674LS13810Y12Y1

12、1Y13Y15Y14Y16Y17Y20Y22Y21Y23Y25Y24Y26Y27Y74LS138(1)A0A1A2S13S2S0123456774LS138(2)A0A1A2S13S2S01234567D0D1D2D31將4位BCD碼的10組代碼翻譯成10個(gè)十進(jìn)制數(shù)碼。輸入A3 A2 A1 A000000000110000111100001100110 0 0001010101 0111111111 1011111111 1101111111 111011111 1 111101111 1 111110111 1 1111110111 1111111011 111111110 1 111111

13、1110 111111001111110011010101111111111111111111111111111111111111111111111111111111111111輸出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y901239012380123701236012350123401233012320123101230AAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAYAAAAY9Y5Y6Y7Y8Y3Y0Y2Y1YA3A2A04YA1例例6.5: 用一片74LS138三輸入八輸出譯碼器和適當(dāng)?shù)呐c非門實(shí)現(xiàn)全減器的功能。輸入AiBiGi-1

14、輸 出 DiGi0000010100111001011101110011110110000011742174211=+=)C,B,A(Dmmmmmmmmiiii732173211=+=)C,B,A(GmmmmmmmmiiiiA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7AiBiGi-1S1 S2 S3&DiGi“1”例例6.6: 用譯碼器和與門實(shí)現(xiàn)邏輯函數(shù)F(A, B, C, D)=m(2, 4, 6, 8, 10, 12, 14)解:解:F(A, B, C, D)=1412108642mmmmmmmDABCDCABDCBADCBADBCADCBADCBA=Y0Y1Y2Y3Y4Y5Y6Y

15、7A2 A1 A0S3 S2 S1&Y0Y1Y2Y3Y4Y5Y6Y7A2 A1 A0S3 S2 S1BCDA1F完成對(duì)多路數(shù)據(jù)的選擇,在公共傳輸線上實(shí)現(xiàn)多路數(shù)據(jù)的分時(shí)傳送。SAADAADAADAADQ1)(1)(1)(1)(1型型雙雙四四選選一一多多路路選選擇擇器器功功能能表表 允許 1S 1 0 0 0 0 允許 2S 1 0 0 0 0 A1 0 0 1 1 A1 0 0 1 1 地址碼 A0 0 1 0 1 地址碼 A0 0 1 0 1 輸出 1Q 0 1D0 1D1 1D2 1D3 輸出 2Q 0 2D0 2D1 2D2 2D3 SAAD

16、AADAADAADQ2)(2)(2)(2)(220130120110101Q2Q1&1&1111111S1D01D11D21D3A1A02S2D02D12D22D31Q1D01D11D21D32Q2D02D12D22D31QA0A11D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32SA0A1A2A30a1a2a3a4a5a6a7a8a9a10a11a 12a

17、13a14a15a0b1b2b3b4b5b6b7b8b9b10b11b12b13b14b15b雙雙十十六六選選一一多多路路選選擇擇器器的的輸輸出出 地地址址碼碼 A3 A2 A1 A0 a 輸輸出出 b 輸輸出出 0 0 0 0 0a 0b 0 0 0 1 1a 1b 0 0 1 0 2a 2b 0 0 1 1 3a 3b 0 1 0 0 4a 4b 0 1 0 1 5a 5b 0 1 1 0 6a 6b 0 1 1 1 7a 7b 1 0 0 0 8a 8b 1 0 0 1 9a 9b 1 0 1 0 10a 10b 1 0 1 1 11a 11b 1 1 0 0 12a 12b 1 1 0

18、 1 13a 13b 1 1 1 0 14a 14b 1 1 1 1 15a 15b 例例1: 用多路選擇器實(shí)現(xiàn)以下邏輯函數(shù)功能。F(A, B, C)=m(2, 3, 5, 6)解:解:方案方案I:采用八路數(shù)據(jù)選擇器F(A, B, C)=A B C +A B C +A B C +A B C WA2A1A0 D0+ A2A1A0 D1 + A2A1A0 D2 + A2A1A0 D3 + A2A1A0 D4+ A2A1A0 D5 + A2A1A0 D6+ A2A1A0 D7比較上述兩個(gè)表達(dá)式可知:要使WF,只需令A(yù)2A,A1B,A0C,且D0D1D4 D70 而D2D3D5D61即可。所以,根據(jù)分

19、析可作出用八路選擇器實(shí)現(xiàn)給定函數(shù)的邏輯電路圖。D0D1D2D3D4D5D6D7A2A1A0ABCWF8選1MUX001 1 0 1 1 0方案方案II:采用四路數(shù)據(jù)選擇器四路選擇器具有兩個(gè)選擇控制變量,當(dāng)用來實(shí)現(xiàn)三變量函數(shù)功能時(shí),應(yīng)該首先從函數(shù)的三個(gè)變量中任選兩個(gè)作為選擇控制變量,然后再確定選擇器的數(shù)據(jù)輸入。假定選A、B與選擇控制A1、A0相連,則可將函數(shù)F的表達(dá)式表示成如下形式:F(A, B, C)=A B C +A B C +A B C +A B C=A B 0 +A B (C + C) +A B C +A B C=A B 0 +A B 1 +A B C +A B C顯然,要使四路選擇器的

20、輸出W與函數(shù)F相等,只需D00, D11, D2 C, D3C 。由此,可作出用四路選擇器實(shí)現(xiàn)給定函數(shù)功能的邏輯電路圖如圖所示。A1A0ABWF4選1MUXD0D1D2D301CC本例的兩種方案表明:用具有n個(gè)選擇控制變量的選擇器實(shí)現(xiàn)n個(gè)變量的函數(shù)或n+1個(gè)變量的函數(shù)時(shí),不需要任何輔助電路,可由選擇器直接實(shí)現(xiàn)。當(dāng)函數(shù)的變量比選擇器的選擇控制變量數(shù)多于兩個(gè)以上時(shí),一般需要適當(dāng)?shù)倪壿嬮T輔助實(shí)現(xiàn)。同時(shí),在確定各數(shù)據(jù)輸入時(shí),通常借助卡諾圖。真真值值表表 A B C D E L A B C D E L 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 1 0 1 1 1 0 1 1 1 0 0

21、 0 1 1 0 1 1 1 0 1 0 0 1 0 0 0 0 1 1 1 0 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 1 0 0 0 1 1 0 1 0 1 0 1 0 0 0 0 0 0 1 1 1 1 0 1 1 1 1 1 0 例例2: 下面是一個(gè)具有五個(gè)輸入變量的邏輯函數(shù)的真值表,用三個(gè)雙四選一多路選擇器實(shí)現(xiàn)。1QA0A11D01D32Q1S2D02D32S1QA0A11D01D32Q1S2D02D32S1QA0A11D01D32Q1S2D02D32S000001111EEEEEEEDC BALE00 1

22、0 1EEE. F1(A,B,C,D)=m(0,1,5,7,10,13,15) F2(A,B,C,D)=m(8,10,12,13,15)作F1 F2的卡諾圖(以A= A1 B= A0)邏輯函數(shù).例3 : 試用一片雙四路數(shù)據(jù)選擇器實(shí)現(xiàn)下列. .比較雙4路數(shù)據(jù)選擇器的功能表和輸出表達(dá)式: A1 A0 1W 2W 0 0 1D0 2D0 0 1 1D1 2D1 1 0 1D2 2D2 1 1 1D3 2D3 可得: . 計(jì)數(shù)器可分為同步計(jì)數(shù)器和異步計(jì)數(shù)器。如果按進(jìn)位制分類,則可分為二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器等;按功能來分類,又可分為加法計(jì)數(shù)器、減法計(jì)數(shù)器和加/減可逆計(jì)數(shù)器等。 典型的中規(guī)模集成電路計(jì)

23、數(shù)器(如74LS193)是四位二進(jìn)制可逆計(jì)數(shù)器。例 : 74LS193四位二進(jìn)制同步可異計(jì)數(shù)器.Cr : 清0LD : 預(yù)置數(shù)控制QCC :進(jìn)位輸出QCB :借位輸出D、C、B、A :預(yù)置數(shù)輸入C PU : 加 計(jì) 數(shù) 脈 沖 輸 入CPD : 減計(jì)數(shù)脈沖輸入 Cr LD D C B A CPU CPD QD QC QB QA 1 d d d d d d d 0 0 0 0 0 0 D C B A d d D C B A 0 1 d d d d 1 加計(jì)數(shù) 0 1 d d d d 1 減計(jì)數(shù) QATRS1TRS1TRS1TRSQBQCQD&1&1&1&1111 1CPUCPDCrLDABCD&11QCBQCC例6.9 : 用74LS193利用反饋歸零法構(gòu)成十進(jìn)制加法計(jì)數(shù)器11 0000 0001 0010 0011 0100 1010 1001 1000 0111 0110 0101例6.10: 用74LS193利用預(yù)置數(shù)法構(gòu)成模12減法計(jì)數(shù)器110初態(tài)設(shè)置.11111110110111001011101010011000

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