第5章Verilog設(shè)計(jì)深入

1、第第5章章Verilog設(shè)計(jì)深入設(shè)計(jì)深入 5.1 過程中的兩類賦值語句過程中的兩類賦值語句 5.1.1 阻塞式賦值阻塞式賦值 5.1.2 非阻塞式賦值非阻塞式賦值 5.2 過程結(jié)構(gòu)總結(jié)過程結(jié)構(gòu)總結(jié) 1. 過程語句為一無限循環(huán)語句過程語句為一無限循環(huán)語句 2. 過程中的語句具有順序和并行雙重性過程中的語句具有順序和并行雙重性 3. 過程語句本身是并行語句過程語句本身是并行語句 4. 過程中只允許描述對(duì)應(yīng)單一時(shí)鐘的同步時(shí)序邏輯過程中只允許描述對(duì)應(yīng)單一時(shí)鐘的同步時(shí)序邏輯 5. 不完整條件語句與時(shí)序電路的關(guān)系不完整條件語句與時(shí)序電路的關(guān)系 電路活動(dòng)的并發(fā)性n硬件電路的不同部分是同時(shí)工作的。在同一時(shí)刻，

2、電路中不同位置的信號(hào)可能同時(shí)發(fā)生變化，這就是硬件電路的并發(fā)性(concurrents)。n因此assign語句是并行執(zhí)行的。n在同步時(shí)序電路中，當(dāng)一個(gè)時(shí)鐘信號(hào)到來時(shí)，相連的所有觸發(fā)器都會(huì)動(dòng)作，要描述這一特性，必須使相應(yīng)的賦值同時(shí)完成。n因此在用always過程塊中來描述時(shí)序電路時(shí)，Verilog HDL就規(guī)定了非阻塞賦值語句的同時(shí)、并行性。HDL描述中的并發(fā)性nalways過程的描述相當(dāng)于一個(gè)進(jìn)程。nassign語句可以等效描述為一個(gè)always過程塊。 always (a,b,c) begin dout = a & b | c; endn顯然一個(gè)模塊描述中的多個(gè)assign語句或always

3、過程都應(yīng)是并行執(zhí)行的。 n整個(gè)數(shù)字電路或系統(tǒng)可看成是一個(gè)相互間通信的并發(fā)進(jìn)程的集合。assign dout = a & b | c ;并發(fā)性與賦值操作：例nassign與非阻塞賦值的并行性assign Q1 = A | B;assign Q2 = B C;assign Q1 = C & A;過程描述always(A,B,C) begin Q1 = A | B; Q2 = B C; Q1 1, B = 0 1always(A,B,C) begin M1 = A ; M2 = B & M1; Q = M1 | M2; end非阻塞式賦值示例非阻塞式賦值示例always(A,B,C) begin M

4、1 = A ; M2 = B & M1; Q = M1 | M2; end阻塞式賦值示例阻塞式賦值示例阻塞 vs. 非阻塞賦值(2)module DFF3(CLK,D,Q); output Q; input CLK,D; reg a,b,Q; always (posedge clk) begin a = D; b = a; Q = b; endendmodule阻塞賦值示例阻塞賦值示例module DFF3(CLK,D,Q); output Q; input CLK,D; reg a,b,Q; always (posedge clk) begin a = D; Q = b; b = a; b

5、= a; Q = b; a = D; endendmodule非阻塞賦值示例非阻塞賦值示例阻塞 vs. 非阻塞賦值(3)n當(dāng)一個(gè)always過程塊中同時(shí)包含阻塞與非阻塞賦值語句時(shí)，非阻塞賦值會(huì)在阻塞語句都執(zhí)行完畢后再一起執(zhí)行。 n下列代碼中b1較a1更早被賦值！always (*) begin if (in1=1) / 第第1行行 a1 =4B1010; / 第第2行行 if(in2=0) / 第第15+n行行 b1 = 4B0011; / 第第30+m行行 end5.1 過程中的兩類賦值語句過程中的兩類賦值語句 5.1.3 深入認(rèn)識(shí)阻塞賦值和非阻塞式賦值的特點(diǎn)深入認(rèn)識(shí)阻塞賦值和非阻塞式賦值的

6、特點(diǎn) 5.1 過程中的兩類賦值語句過程中的兩類賦值語句 5.1.3 深入認(rèn)識(shí)阻塞賦值和非阻塞式賦值的特點(diǎn)深入認(rèn)識(shí)阻塞賦值和非阻塞式賦值的特點(diǎn) 阻塞 vs. 非阻塞賦值(5)n一般用阻塞賦值描述組合邏輯；非阻塞賦值描述同步時(shí)序邏輯中邊沿敏感的操作。n由于阻塞賦值語句的書寫順序影響電路綜合結(jié)果，一般時(shí)序電路描述時(shí)不建議使用。n可以在一個(gè)always過程中對(duì)同一變量進(jìn)行多次阻塞式賦值；但對(duì)同一變量的多次非阻塞式賦值，起作用的是最后一次。n只有當(dāng)語句的執(zhí)行次序不影響結(jié)果時(shí)，阻塞和非阻塞賦值才是等價(jià)的。n不要在一個(gè)always塊中混合使用阻塞和非阻塞賦值。完整完整 vs. 不完整條件語句不完整條件語句（

7、1 1） 完整完整 vs. 不完整條件語句不完整條件語句（2 2）5.25.25.3 移位寄存器設(shè)計(jì)移位寄存器設(shè)計(jì) 5.3.1 含同步預(yù)置功能的移位寄存器設(shè)計(jì)含同步預(yù)置功能的移位寄存器設(shè)計(jì) 杭州電子科技大學(xué) EDA技術(shù)20移位寄存器移位寄存器(1)(1) n可以用來寄存數(shù)據(jù)與代碼，還可以用來實(shí)現(xiàn)數(shù)據(jù)的串行并行轉(zhuǎn)換、數(shù)值的運(yùn)算以及數(shù)據(jù)的處理。n是計(jì)算機(jī)的主要部件之一。是計(jì)算機(jī)的主要部件之一。n數(shù)據(jù)可以在時(shí)鐘脈沖作用下一次逐位右移或左移。4.3 基本時(shí)序電路描述基本時(shí)序電路描述杭州電子科技大學(xué) EDA技術(shù)21移位寄存器移位寄存器(2)(2)n右移寄存器右移寄存器Q3 Q2 FF2DFF3DFF1D

8、Q1R0FF0DQ0RiQ0Q1Q2Q3RD清清0 04.3 基本時(shí)序電路描述基本時(shí)序電路描述杭州電子科技大學(xué) EDA技術(shù)22移位寄存器設(shè)計(jì)移位寄存器設(shè)計(jì)n含同步預(yù)置功能的移位寄存器含同步預(yù)置功能的移位寄存器 4.3 基本時(shí)序電路描述基本時(shí)序電路描述module SHFT1(CLK,LOAD,DIN,QB); /右移移位寄存器右移移位寄存器 output QB; input CLK,LOAD; input 7:0 DIN; reg 7:0 REG8; always (posedge CLK) begin if (LOAD) REG8 = DIN ; else REG86:0 n 與與 Vn 表

9、示將變量表示將變量V中的數(shù)據(jù)右中的數(shù)據(jù)右/左移左移n 位，移出的位用位，移出的位用0填補(bǔ)。填補(bǔ)。5.3 移位寄存器設(shè)計(jì)移位寄存器設(shè)計(jì) 符號(hào)數(shù)的移位操作符：符號(hào)數(shù)的移位操作符： 5.3 移位寄存器設(shè)計(jì)移位寄存器設(shè)計(jì) 5.3.3 使用移位操作符設(shè)計(jì)移位寄存器使用移位操作符設(shè)計(jì)移位寄存器 5.4 乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用 5.4.1 參數(shù)定義關(guān)鍵詞參數(shù)定義關(guān)鍵詞parameter杭州電子科技大學(xué) EDA技術(shù)29設(shè)計(jì)重用n通過parameter定義在設(shè)計(jì)時(shí)設(shè)置可變參數(shù)，可使所設(shè)計(jì)的電路模塊成為可參數(shù)化的，不僅可提高代碼的可讀性和可維護(hù)性，也便于設(shè)計(jì)重用。n設(shè)計(jì)的可重用性是提高設(shè)

10、計(jì)效率、降低設(shè)計(jì)成本的手段，對(duì)實(shí)際工程設(shè)計(jì)有重要意義。n通常將數(shù)據(jù)位數(shù)、總線寬度等參數(shù)用parameter定義。5.4 乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用 5.4.2 整數(shù)型寄存器類型定義整數(shù)型寄存器類型定義 5.4 乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用 5.4.3 for語句用法語句用法 5.4 乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用 5.4.3 for語句用法語句用法 5.4 乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用 5.4.4 repeat語句用法語句用法 5.4 乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用 5.4.5 while語句用法

11、語句用法 5.4 乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用乘法器設(shè)計(jì)及相關(guān)語句應(yīng)用 5.4.5 while語句用法語句用法 5.5 if語句一般用法語句一般用法 5.5 if語句一般用法語句一般用法 5.5 if語句一般用法語句一般用法 5.5 if語句一般用法語句一般用法 5.5 if語句一般用法語句一般用法 5.6 三態(tài)與雙向端口設(shè)計(jì)三態(tài)與雙向端口設(shè)計(jì) 5.6.1 三態(tài)控制電路設(shè)計(jì)三態(tài)控制電路設(shè)計(jì) 5.6 三態(tài)與雙向端口設(shè)計(jì)三態(tài)與雙向端口設(shè)計(jì) 5.6.2 雙向端口設(shè)計(jì)雙向端口設(shè)計(jì) 杭州電子科技大學(xué) EDA技術(shù)43雙向端口應(yīng)用n雙向端口一般用于總線接口器件雙向端口一般用于總線接口器件 5.3 5.3 三態(tài)門

12、與雙向端口三態(tài)門與雙向端口5.6 三態(tài)與雙向端口設(shè)計(jì)三態(tài)與雙向端口設(shè)計(jì) 5.6.2 雙向端口設(shè)計(jì)雙向端口設(shè)計(jì) 5.6 三態(tài)與雙向端口設(shè)計(jì)三態(tài)與雙向端口設(shè)計(jì) 5.6.2 雙向端口設(shè)計(jì)雙向端口設(shè)計(jì) 5.6.3 三態(tài)總線控制電路設(shè)計(jì)三態(tài)總線控制電路設(shè)計(jì) 5.6 三態(tài)與雙向端口設(shè)計(jì)三態(tài)與雙向端口設(shè)計(jì) 5.6.3 三態(tài)總線控制電路設(shè)計(jì)三態(tài)總線控制電路設(shè)計(jì) 5.6 三態(tài)與雙向端口設(shè)計(jì)三態(tài)與雙向端口設(shè)計(jì) 5.6.3 三態(tài)總線控制電路設(shè)計(jì)三態(tài)總線控制電路設(shè)計(jì) 5.7 模可控計(jì)數(shù)器設(shè)計(jì)?？煽赜?jì)數(shù)器設(shè)計(jì) 5.7.1 同步加載模型設(shè)計(jì)同步加載模型設(shè)計(jì) 5.7 ?？煽赜?jì)數(shù)器設(shè)計(jì)模可控計(jì)數(shù)器設(shè)計(jì) 5.7.1 同步加載模

13、型設(shè)計(jì)同步加載模型設(shè)計(jì) 5.7 模可控計(jì)數(shù)器設(shè)計(jì)?？煽赜?jì)數(shù)器設(shè)計(jì) 5.7.2 異步加載模型設(shè)計(jì)異步加載模型設(shè)計(jì) 5.7 ?？煽赜?jì)數(shù)器設(shè)計(jì)?？煽赜?jì)數(shù)器設(shè)計(jì) 5.7.2 異步加載模型設(shè)計(jì)異步加載模型設(shè)計(jì) 5.7 ?？煽赜?jì)數(shù)器設(shè)計(jì)?？煽赜?jì)數(shù)器設(shè)計(jì) 5.7.3 異步清異步清0加載模型設(shè)計(jì)加載模型設(shè)計(jì) 5.7 ?？煽赜?jì)數(shù)器設(shè)計(jì)?？煽赜?jì)數(shù)器設(shè)計(jì) 5.7.3 異步清異步清0加載模型設(shè)計(jì)加載模型設(shè)計(jì) 5.7 ?？煽赜?jì)數(shù)器設(shè)計(jì)?？煽赜?jì)數(shù)器設(shè)計(jì) 5.7.4 同步清同步清0加載模型設(shè)計(jì)加載模型設(shè)計(jì) 5.8 半整數(shù)與奇數(shù)分頻電路設(shè)計(jì)半整數(shù)與奇數(shù)分頻電路設(shè)計(jì) 5.8 半整數(shù)與奇數(shù)分頻電路設(shè)計(jì)半整數(shù)與奇數(shù)分頻電路設(shè)計(jì) 5

14、.8 半整數(shù)與奇數(shù)分頻電路設(shè)計(jì)半整數(shù)與奇數(shù)分頻電路設(shè)計(jì) 5.9 Verilog的描述風(fēng)格的描述風(fēng)格 5.9.1 RTL描述描述 5.9.2 行為描述行為描述 5.9 Verilog的描述風(fēng)格的描述風(fēng)格 5.9.3 數(shù)據(jù)流描述數(shù)據(jù)流描述 5.9.4 結(jié)構(gòu)描述結(jié)構(gòu)描述 實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 5-1 半整數(shù)與奇數(shù)分頻器設(shè)計(jì)半整數(shù)與奇數(shù)分頻器設(shè)計(jì) 5-2 ?？煽赜?jì)數(shù)器設(shè)計(jì)?？煽赜?jì)數(shù)器設(shè)計(jì) 實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 5-3 VGA彩條信號(hào)顯示控制電路設(shè)計(jì)彩條信號(hào)顯示控制電路設(shè)計(jì) 實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 5-3 VGA彩條信號(hào)顯示控制電路設(shè)計(jì)彩條信號(hào)顯示控制電路設(shè)計(jì) 實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 5-3 VGA彩條信號(hào)顯示控制電路設(shè)計(jì)彩條信號(hào)顯示控制電路設(shè)計(jì) 實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 5-3 VGA彩條信號(hào)顯示控制電路設(shè)計(jì)彩條信號(hào)顯示控制電路設(shè)計(jì) 接下頁實(shí)驗(yàn)與設(shè)計(jì)實(shí)驗(yàn)與設(shè)計(jì) 5-3