數(shù)字電子技術基礎—試題—選擇

1、二、選擇題：選擇一個正確的答案填入括號內,每題3分,共30分1 .設圖1中所有觸發(fā)器的初始狀態(tài)皆為0,找出圖中觸發(fā)器在時鐘信號作用下,輸出電壓波形恒為0的是:C圖.ABC2 .以下幾種TTL電路中,輸出端可實現(xiàn)線與功能的電路是D.A、或非門B、與非門C、異或門D、OC門3 .對CMOS1非門電路,其多余輸入端正確的處理方法是A、通過大電阻接地1.5KQB、懸空C、通過小電阻接地1KQD、通過電阻接VCC4 .圖2所示電路為由555定時器構成的A.A、施密特觸發(fā)器B、多諧振蕩器C、單穩(wěn)態(tài)觸發(fā)器D、T觸發(fā)器5 .請判斷以下哪個電路不是時序邏輯電路C.A、計數(shù)器B、存放器C、譯碼器D、觸發(fā)器6 .以

2、下幾種A/D轉換器中,轉換速度最快的是AA、并行A/D轉換器B、計數(shù)型A/D轉換器C、逐次漸進型A/D轉換器D、雙積分A/D轉換器7 .某電路的輸入波形uI和輸出波形uO如圖3所示,那么該電路為C.Un一一圖3A、施密特觸發(fā)器B、反相器C、單穩(wěn)態(tài)觸發(fā)器D、JK觸發(fā)器8 .要將方波脈沖的周期擴展10倍,可采用C.A、10級施密特觸發(fā)器B、10位二進制計數(shù)器C、十進制計數(shù)器D、10位D/A轉換器9、邏輯函數(shù)三左彳正與其相等的函數(shù)為D.A、4B、上LC也L：d三一二10、一個數(shù)據(jù)選擇器的地址輸入端有3個時,最多可以有C個數(shù)據(jù)信號輸出.A、4B、6C、8D、161、在四變量卡諾圖中,邏輯上不相鄰的一組

3、最小項為：DA、m1與m3B、m4與m6C、m5與m13D、m2與m82、L=AB+C的對偶式為：BA、A+BC;B、A+BC;C、A+B+C;D、ABC;3、半加器和的輸出端與輸入端的邏輯關系是DA、與非B、或非C、與或非D、異或4、TTL集成電路74LS138是3/8線譯碼器,譯碼器為輸出低電平有效,假設輸入為A2A1A0=101時,輸出：及號匕'八工為B.A.00100000B.11011111C.11110111D.000001005、屬于組合邏輯電路的部件是A.A、編碼器B、存放器C、觸發(fā)器D、計數(shù)器6.存儲容量為8KX8位的RO附儲器,其地址線為C條.A、8B、12C、13

4、D、147、一個八位D/A轉換器的最小電壓增量為0.01V,當輸入代碼為10010001時,輸出電壓為CV.A、1.28B、1.54C、1.45D、1.568、T觸發(fā)器中,當T=1時,觸發(fā)器實現(xiàn)C功能.A、置1B、置0C、計數(shù)D、保持9、指出以下電路中能夠把串行數(shù)據(jù)變成并行數(shù)據(jù)的電路應該是C.A、JK觸發(fā)器B、3/8線譯碼器C、移位存放器D、十進制計數(shù)器10、只能按地址讀出信息,而不能寫入信息的存儲器為B.A、RAMB、ROMCPROMDEPROM1 .以下式子中不正確的選項是Ca.1?A=Ab.A+A=Ac.ABABd.1+A=12 .YABBAB以下結果中正確的選項是Ca.Y=Ab.Y=B

5、c.Y=A+Bd.YAB3 .TTL反相器輸入為低電平時其靜態(tài)輸入電流為Ca.3mAb.+5mAc.1mAd.7mA4 .以下說法不正確的選項是Ca.集電極開路的門稱為OC門b.三態(tài)門輸出端有可能出現(xiàn)三種狀態(tài)高阻態(tài)、高電平、低電平c.OC門輸出端直接連接可以實現(xiàn)正邏輯的線或運算d利用三態(tài)門電路可實現(xiàn)雙向傳輸5 .以下錯誤的選項是Ba.數(shù)字比擬器可以比擬數(shù)字大小b.實現(xiàn)兩個一位二進制數(shù)相加的電路叫全加器c.實現(xiàn)兩個一位二進制數(shù)和來自低位的進位相加的電路叫全加器d.編碼器可分為普通全加器和優(yōu)先編碼器6 .以下描述不正確的選項是Aa.觸發(fā)器具有兩種狀態(tài),當Q=1時觸發(fā)器處于1態(tài)b.時序電路必然存在狀

6、態(tài)循環(huán)c.異步時序電路的響應速度要比同步時序電路的響應速度慢d.邊沿觸發(fā)器具有前沿觸發(fā)和后沿觸發(fā)兩種方式,能有效克服同步觸發(fā)器的空翻現(xiàn)象7 .電路如以下圖圖中為下降沿Jk觸發(fā)器,觸發(fā)器當前狀態(tài)Q3Q2Qi為“011,請問時鐘作用下,觸發(fā)器下一狀態(tài)為Ba.“110b.“100c.“010d.“0008、以下描述不正確的選項是Aa.時序邏輯電路某一時刻的電路狀態(tài)取決于電路進入該時刻前所處的狀態(tài).b.存放器只能存儲小量數(shù)據(jù),存儲器可存儲大量數(shù)據(jù).c.主從JK觸發(fā)器主觸發(fā)器具有一次翻轉性d.上面描述至少有一個不正確9.以下描述不正確的選項是Ba.EEPROM具有數(shù)據(jù)長期保存的功能且比EPROM使用方便

7、b.集成二一十進制計數(shù)器和集成二進制計數(shù)器均可方便擴展.c.將移位存放器首尾相連可構成環(huán)形計數(shù)器d.上面描述至少有一個不正確1 .將代碼100000118421轉換為二進制數(shù)B.A、010000112B、010100112C、100000112D、00010011000122 .函數(shù)FABAB的對偶式為A.A、AB?ABB、AB?AB;C、AB?AB3 .有符號位二進制數(shù)的原碼為A、-29B、+294 .邏輯函數(shù)YACABDD、ABAB11101,那么對應的十進制為C、-13D、+13BCDEF的最簡的與或式C.BoA、AC+BD;B、ACABDC、AC+BD、A+BD5.邏輯函數(shù)的F=ABA

8、BBC的標準與或式為A.A、2,3,4,5,7C、01,2,3,5B、123,4,6D、3,4,5,6,76 .邏輯函數(shù)YA,B,C=0,2,4,5的最簡與或非式為A、ACABB、ABACC、ACABD、ABACBC1.A.2.A.7.邏輯函數(shù)丫A,B,C,D=1,2,4,5,6,9其約束條件為AB+AC=0那么最簡與或式為AA、BCCDCDC、ACDCDCD8.以下圖為A、09.以下圖為A、1B、D、TTL邏輯門,其輸出B、1C、丫為OD門組成的線與電路其輸出B、0C、B10.以下圖中觸發(fā)器的次態(tài)方程Qn+1為(A、AB、0C、Qn11.RS觸發(fā)器要求狀態(tài)由0A、RS=0112.電源電壓為為

9、A,A、4VB、RS=X1BCAB丫為CDBDD、ACA?BD、A?BD、Qn俱輸入信號為A.C、RS=x0D、RS=10+12V的555定時器、組成施密特觸發(fā)器,限制端開路,那么該觸發(fā)器的回差電壓B、6V13.為了將三角波換為同頻率的矩形波,A、施密特觸發(fā)器C、多諧振器B、Vt十進制數(shù)1001011二進制數(shù)3285轉換為二進制數(shù)為.1010011D、DCC、8V應選用單穩(wěn)態(tài)觸發(fā)器計數(shù)器1D、12V11011轉換為十進制數(shù)為4.8421BCD碼110011.001表示十進制為A.33.2B.51.0125C.63.21100101).64A)D.51.2.10101011285.在以下一組數(shù)中

10、,與1110012相等的數(shù)是CA.(34)16B.(65)8C.(57)106.A.卜列數(shù)碼均代表十進制數(shù)6,其中按余3碼編碼的是0110;B.1100;7.A.“異或邏輯與以下哪種邏輯是非的關系“與邏輯B.“或邏輯CC.1001(C)“同或邏輯8.F1bcbc與F2bcbC兩函數(shù)的關系為CRlA.9.n相同B.對偶C.反函數(shù)個變量,有多少個最小項AnA.210.利用三極管的截止狀態(tài)和什么狀態(tài)實現(xiàn)開關電路的斷開和接通A.放大狀態(tài)B.擊穿狀態(tài)C導通狀態(tài)11.TTL門電路是采用以下什么設計的門電路A.雙極型三極管.單極型MOST14 .邏輯電路的分析任務是DA.給定功能,通過一定的步驟設計出電路B

11、.研究電路的可靠性C.研究電路如何提升速度D.給定電路,通過一定的步驟說明電路的功能15 .組合邏輯電路不含有AA.記憶水平的器件B.門電路和觸發(fā)器C.門電路.74151D.整形器件.接公共端16 .常用的一種3-8線譯碼器是BA.74148B,74138C.7448D17.74138是BA.時序邏輯器件B.組合邏輯器件C.定時器件18 .共陽型七段數(shù)碼管各段點亮需要CA.高電平B.接電源C.低電平D19 .由門電路組成的全加器是BA.時序邏輯器件B.組合邏輯器件C.脈沖邏輯器件D,以上答案都不正確22.輸入100Hz脈沖信號,要獲得A.100進制B.10進制23.時序邏輯電路設計的任務是20

12、.TTL門電路的工作電源一般是(B)A.25vB.+5VC,3V18V10Hz的輸出脈沖信號需要用多少進制計數(shù)器實現(xiàn)C.50進制D.5進制AA.給定功能,通過一定的步驟設計出時序電路B.研究電路的可靠性C.研究電路如何提升速度D.給定電路,通過一定的步驟說明電路的功能24 .計數(shù)器是AA.時序邏輯器件B.組合邏輯器件25 .以下何種電路具有記憶水平CA.門電路B.組合邏輯電路C26 .時序邏輯電路一般可以分兩類,即A.組合邏輯電路和時序邏輯電路BC.同步型和異步型D28 .時序邏輯電路通常由門電路和AC.定時器件D.整形器件時序邏輯電路D.多諧振蕩電路C.門電路和觸發(fā)器.模擬電路和數(shù)字電路組成

13、.A.存儲電路B.存放器C.譯碼器29 .利用定時器555可以設計實現(xiàn)BA.全加器B.多諧振蕩器C.存放器D.譯碼器1、8421BCD碼01101001.01110001專換為十進制數(shù)是：CC:69.71D:54.56A:78.16B:24.252、最簡與或式的標準是：CA:表達式中乘積項最多,且每個乘積項的變量個數(shù)最多項的變量個數(shù)最多C:表達式中乘積項最少,且每個乘積項的變量個數(shù)最少項的變量個數(shù)最多3、用邏輯函數(shù)卡諾圖化簡中,四個相鄰項可合并為一項B:表達式中乘積項最少,且每個乘積D:表達式中乘積項最多,且每個乘積,它能:ABCA:消去1個表現(xiàn)形式不同的變量,保存相同變量B:消去2個表現(xiàn)形式

14、不同的變量,保存相同變量C:消去3個表現(xiàn)形式不同的變量,保存相同變量D:消去4個表現(xiàn)形式不同的變量,保存相同變量4、真值表如表1所示,那么其邏輯表達式為：A: AeB®CB: AB"+BC: AB+BCD:ABCA+B+C5、函數(shù)FA,B,C=AB+BC+AC的最小項表達式為:A:F(A,B,C)=EmB:F(A,B,C)=CmC:F(A,B,C)=CmD:F(A,B,C)=Em(0,2,(3,5,(0,2,(2,4,4)6,3,6,7)4)7)6、欲將一個移位存放器中的二進制數(shù)乘以3210A:32B：10聿里：C:50000001101010110100110101100

15、1111表1C個移位脈沖.7、74LS138譯碼器的輸入三個使能端Ei=1,E2a=E2B=0時,地址碼D:6A2A1A0=011,那么輸出YY0是：(C)A:11111101B:10111111C:11110111D:111111118、要實現(xiàn)Q'1QJK觸發(fā)器的JK取值應是:A:J=0,K=0B:J=0,K=19、能夠實現(xiàn)線與功能的是：BA:TTL與非門B:集電極開路門C:C:10、個四位串行數(shù)據(jù),輸入四位移位存放器,時鐘脈沖頻率為行數(shù)據(jù)輸出.A:8msB：4msC:11、表2所列真值表的邏輯功能所表示的邏輯器件是:A:譯碼器B:選擇器C:優(yōu)先編碼器D:比擬器12、圖1所示為A:B

16、:C:11000110011011110101圖1六進制數(shù)A.(747.2)162.和邏輯式ACA.AC+B3.)J=1,K=0D:J=1,K=1三態(tài)邏輯門1kHz,經(jīng)過輸入輸出b*1I4bI11.丫2丫1丫01X1XXXXXX1110XXXXX1100型力01XXXXX10101由112t向X二1rC書力*-斯胤XXJ一0000001XX010S4SSS結果:00102個4位二進制數(shù)相加的串接0是C.(3D7.1)D.(F31.2)A)(111100111.001)等值的(B)B.(1E7.2)16,0000000.00.10.01XD：BCAB相等的式子是B.BCC.D.ABC32位輸入的

17、二進制編碼器,其輸出端有D位.A.256B.128C.4D.5CMOS邏輯門可轉換為4位并411s4.n位觸發(fā)器構成的扭環(huán)形計數(shù)器,其無關狀態(tài)數(shù)為個A.2n-nB.2n-2n5.4個邊沿JK觸發(fā)器,可以存儲AA.4B.8C.2n位二進制數(shù)C.16B)D.2n-1(B.D.D擊穿區(qū)+截止區(qū)飽和區(qū)+截止區(qū)6.三極管作為開關時工作區(qū)域是A.飽和區(qū)+放大區(qū)C.放大區(qū)+擊穿區(qū)7.以下各種電路結構的觸發(fā)器中哪種能構成移位存放器A.根本RS觸發(fā)器B.同步RS觸發(fā)器C.主從結構觸發(fā)器8.施密特觸發(fā)器常用于對脈沖波形的A.定時B.計數(shù)C)C.整形1.在四變量卡諾圖中,邏輯上不相鄰的一組最小項為:A. m1與m3

18、B. m4與m6C. m5與m13D. m2與m82 .L=AB+C的對偶式為：BC.A+B+CD.ABCA.A+BCB.A+BC3 .屬于組合邏輯電路的部件是A.A.編碼器B.存放器4.T觸發(fā)器中,當T=1時,觸發(fā)器實現(xiàn)A.置1B.置0C.觸發(fā)器C功能.C.計數(shù)D.計數(shù)器5.指出以下電路中能夠把串行數(shù)據(jù)變成并行數(shù)據(jù)的電路應該是D.保持C.A.JK觸發(fā)器C.移位存放器6.某電路的輸入波形A.施密特觸發(fā)器C.單穩(wěn)態(tài)觸發(fā)器B.3/8線譯碼器D.十進制計數(shù)器uI和輸出波形B.D.7.三極管作為開關時工作區(qū)域是A.飽和區(qū)+放大區(qū)C.放大區(qū)+擊穿區(qū)(B.D.UO以下圖所示,那么該電路為JK觸發(fā)器D擊穿區(qū)

19、+截止區(qū)飽和區(qū)+截止區(qū)C).D).8 .邏輯函數(shù)F士也松+紀與其相等的函數(shù)為A."B.7+-上C.也-D.三一二3個時,最多可以有C個數(shù)據(jù)信號輸出.C.8D.16種.9 .一個數(shù)據(jù)選擇器的地址輸入端有A.4B.610 .用觸發(fā)器設計一個24進制的計數(shù)器,至少需要A.3B.4C.61. 以下電路中不屬于時序電路的是C.A.同步計數(shù)器B.異步計數(shù)器2. CT74LS290計數(shù)器的計數(shù)工作方式有CA.1B.23. 3線一8線譯碼器有A.A.3條輸入線,8條輸出線C.2條輸入線,8條輸出線4. 一個五位的二進制加法計數(shù)器,初始狀態(tài)為D.D個觸發(fā)器.D.5C.組合邏輯電路D.數(shù)據(jù)存放器C.3D

20、.4B.8條輸入線,3條輸出線D.3條輸入線,4條輸出線00000,問經(jīng)過201個輸入脈沖后,此計數(shù)器的狀態(tài)為A.00111B.00101C.01000D.010015.假設將一TTL異或門輸入端A、B當作反相器使用,那么A、B端的連接方式為A.A.A或B中有一個接1C.A和B并聯(lián)使用D.不能實現(xiàn)B.A或B中有一個接06.以下各種電路結構的觸發(fā)器中哪種能構成移位存放器A.根本RS觸發(fā)器C.主從結構觸發(fā)器B.D.7.邏輯函數(shù)FA,B,C=AB+BC+AC'的最小項標準式為A.F(A,B,C)=Em(0,2,4)C.F(A,B,C)=Em(0,2,3,4)B.D.C)同步RS觸SR鎖存器(

21、D).F(A,B,C)=Em(1,5,6,7)F(A,B,C)=Em(3,4,6,7)8.設計一個把十進制轉換成二進制的編碼器,那么輸入端數(shù)A.M=N=10B.M=1QN=2C.M=10,M和輸出端數(shù)N=4N分別為D.M=10C)N=39.數(shù)字電路中的工作信號為BA.直流信號C.隨時間連續(xù)變化的電信號OB.脈沖10.L=AB+C的對偶式為：AA.A+BCB.A+BC數(shù)字電路中的工作信號為A.隨時間連續(xù)變化的電信號B).2.邏輯符號如圖一所示,當輸入A.“13.邏輯圖和輸入A,B的波形如圖二所示,分析"0"在t1時刻輸出F為C.A+B+CD.ABCA.“14.圖三邏輯電路為A

22、,與非門圖三5.邏輯電路如Fi0,F26.FAB+BC+CAA.FABBC7.邏輯電路如圖五所示,A.“與非門AB圖一脈沖信號,那么輸出C.方波B.“0)°B.與門圖B.B為方波時,A"0",輸入B.“0C.直流信號F應為CC.任意C.或門D,或非門圖四圖四所示,輸入A=0,B=1,C=1,B.Fi0,F21“與非邏輯式為B.F那么輸出F1和F2分別為D.C.Fi1,F2B).ABBCCA其邏輯功能相當于一個B.“導或門C.FD.F11,F20ABBCCA°C.“與或非門8.與二進制數(shù)10101010相應的十進制數(shù)為F9A.110B.2109.時序邏輯電

23、路中一定是含AA.觸發(fā)器B.組合邏輯電路10.用n個觸發(fā)器構成計數(shù)器,可得到最大計數(shù)長度是圖五C.170A.nB.2nC.DC.移位存放器2nD.譯碼器D.2n-11.某電路的真值表如下表所示,那么該電路的邏輯表達式為A.YCC.YABD.YBCABCYABCY00001000001110110100110101111111B.YABC2.三輸入、八輸出譯碼器,對任一組輸入值其有效輸出個數(shù)為A.3個B.8個C.1個D.11個3.JK觸發(fā)器要實現(xiàn)Qn+1=1時,J、K端的取值為D).A.J=0,K=1B.J=0,K=0C.J=1,K=1D.J=1,K=04.邏輯函數(shù)F=A(AB)=(A).A.BB.AC.ABD.(AB)5.五個D觸發(fā)器構成環(huán)形計數(shù)器,其計數(shù)長度為A).A.5B.10C.25D.32C