環(huán)境下基于ve代碼的仿真測(cè)試

1、ISE 環(huán)境下基于 Verilog 代碼的測(cè)試在 Verilog 源代碼編寫完畢后，需要編寫測(cè)試平臺(tái)來(lái)驗(yàn)證所設(shè)計(jì)的模塊是否滿足要求。ISE 軟件提供了兩種測(cè)試平臺(tái)的建立方法，一種是使用 HDL Bencher的圖形化波形編輯功能編寫，即波形圖；另一種就是利用 HDL 語(yǔ)言，即代。由于后者功能更加強(qiáng)大，所以這里舉例介紹基于 Verilog 語(yǔ)言的測(cè)試平碼臺(tái)建立方法。本例為一個(gè)計(jì)數(shù)分頻時(shí)序電路，主要是將 10MHz 的時(shí)鐘頻率分頻為 500KHz的時(shí)鐘，源代碼的編寫過(guò)程中需要定義一個(gè)計(jì)數(shù)器，以便準(zhǔn)確獲得 1/20 分頻。第一步：建立工程后，編寫如下源代碼：module fenpin(RESET,F

2、10M,F500K); input F10M,RESET;output F500K;reg F500K; reg7:0 j;always(posedge F10M) if(!RESET)beginF500K=0; j=0;end elsebeginif(j=19) beginj=0; F500K=F500K;end1elsej=j+1;end endmodule第二步：源代碼編寫完畢后，雙擊過(guò)程管理窗口中的“Synthesize-XST” （如圖 1所示），對(duì)源代碼進(jìn)行綜合，綜合通過(guò)后表明源代碼無(wú)語(yǔ)法錯(cuò)誤且代碼可綜合。如果綜合不對(duì)，那么就需要修改源代碼。圖 1 過(guò)程管理窗口中雙擊“Synthe

3、size-XST”第三步：綜合通過(guò)后，接下去就可以利用 Verilog 語(yǔ)言來(lái)建立源代碼的測(cè)試平臺(tái)。 首先在工程管理區(qū)中將“Sources for” 設(shè)置為 BehavioralSimulation（打開(kāi)下拉框選擇），如圖 2 所示。圖 2工程管理區(qū)中將“Sources for”設(shè)置為Behavioral Simulation2第四步：然后在工程管理區(qū)任意空白位置單擊鼠標(biāo)右鍵，并在彈出的菜單中選擇“New Source”命令，如圖 3 所示。圖 3空白位置單擊鼠標(biāo)右鍵，選擇“New Source”選項(xiàng)框，如圖 4 所示，選中其中“VerilogTestFixture”第五步：然后會(huì)彈出一個(gè)類型

4、，輸入文件名為 fenpin_test。然后點(diǎn)擊“Next”按鈕。圖 4選中其中“Verilog Test Fixture”類型，輸入文件名為fenpin_test第六步：點(diǎn)完 Next 按鈕后，彈出如下框，如圖 5 所示，從中可以選擇要進(jìn)試的模塊，本例被測(cè)試的模塊名為 fenpin，所以選擇 fenpin 模塊，然后點(diǎn)擊 Next 按鈕，進(jìn)入下一步操作。3圖 5在彈出的框中選擇 fenpin 模塊第七步：點(diǎn)完 Next 按鈕后，在出現(xiàn)的框中點(diǎn)擊 Finish 按鈕，然后 ISE 會(huì)自動(dòng)在代碼編輯區(qū)內(nèi)顯示被測(cè)試模塊的整測(cè)試代碼（需要增添和修改的），如圖 6 所示。圖 6ISE 自動(dòng)生成的整測(cè)試

5、代碼* 下面就是 ISE 軟件自動(dòng)生成的timescale 1ns / 1psmodule fenpin_test;整代碼：4/ Inputsreg RESET; reg F10M;/這些是源代碼中的輸入信號(hào)/ Outputswire F500K;/這些是源代碼中的輸出信號(hào)/ Instantiate the Unit Under Test (UUT) fenpin uut (.RESET(RESET),.F10M(F10M),.F500K(F500K);/實(shí)例，進(jìn)行信號(hào)的連接initial begin/ Initialize Inputs RESET = 0;F10M = 0;/ Wait 1

6、00 ns for global reset to finish#100;/ Add stimulus here/需要增加測(cè)試代碼的地方end endmodule從上面可以看出，ISE 自動(dòng)生成了測(cè)試平臺(tái)的完整架構(gòu)，包括所需信號(hào)、端以及模塊調(diào)用的完成。所需的工作就是在 initialend 模塊中的“/ Add口stimulus here”后面添加測(cè)試代碼，并在其他地方進(jìn)行相應(yīng)的增添測(cè)試代碼。本例5中要在測(cè)試代碼中增加產(chǎn)生 10MHz 頻率時(shí)鐘的代碼，可增添如下代碼：always #50 F10M=F10M;同時(shí)，將 initial 模塊的代碼修改為如下：initialbeginRESET=1

7、; F10M=0;#100 RESET=0;#100 RESET=1;#10000 $stop; end因此，完整的測(cè)試代碼應(yīng)該如下面所示：timescale 1ns / 1psmodule fenpin_test;/ Inputsreg RESET; reg F10M;/ Outputswire F500K;/ Instantiate the Unit Under Test (UUT) fenpin uut (.RESET(RESET),.F10M(F10M),.F500K(F500K);always #50 F10M=F10M;6initialbeginRESET=1; F10M=0;#1

8、00 RESET=0;#100 RESET=1;#10000 $stop; endendmodule第八步：增添修改完測(cè)試代碼后，點(diǎn)擊保存。第九步： 然后確認(rèn)一下工程管理區(qū)“Sourcesfor” 那里是否仍為 BehavioralSimulation，如果是，則不用重新設(shè)置。如果不是，請(qǐng)重新修改為Behavioral Simulation。第十步：然后點(diǎn)擊選擇工程管理區(qū)中的.v 文件，本例為 fenpin_test(fenpin_test.v)，過(guò)程管理區(qū)會(huì)變?yōu)槿鐖D 7 所示。圖 7工程管理區(qū)和過(guò)程管理區(qū)界面7點(diǎn)開(kāi) Xilinx ISE Simulator 前面的“+”，過(guò)程管理區(qū)會(huì)變?yōu)閳D 8 所示。圖 8過(guò)程管理區(qū)界面變化圖第十一步：選中圖 8 中 Xilinx ISE Simulator 下的 Simulate Behavioral M項(xiàng)，點(diǎn)擊鼠標(biāo)右鍵，選擇彈出菜單中的 Properties 項(xiàng)，會(huì)彈出如圖 9 所示的屬性設(shè)置框，最后一行的 Simulation Run Time 就是時(shí)間的設(shè)置，可將其修改為任意時(shí)長(zhǎng)，本例設(shè)為 10000 ns，然后點(diǎn)擊 apply按鈕，最后點(diǎn)擊 OK 按鈕完成時(shí)間的設(shè)置。圖 9時(shí)間的設(shè)置了，直接雙擊 ISE Simulator 軟，則 ISE 會(huì)自動(dòng)啟動(dòng) ISE Si