(完整word版)2009年6月SOPC助理工程師理論考試試題1.0

1、中國電子學(xué)會(huì)嵌入式系統(tǒng)工程師專業(yè)技術(shù)資格認(rèn)證考試SOPC方向試題）題答勿內(nèi)線封密（考試時(shí)間： 150 分鐘）題號(hào)一二三四五總分分?jǐn)?shù)一、選擇題 （本大題共 15 個(gè)小題，每小題1 分，共 15 分）得分評(píng)閱人號(hào)證份身1、基于 FPGA的嵌入式系統(tǒng)，下面說法正確的是（D）A只有運(yùn)行 NiosII軟核的 FPGA系統(tǒng)才是嵌入式系統(tǒng)B基于 FPGA的嵌入式系統(tǒng)是在FPGA中運(yùn)行可配置的軟核C基于 FPGA的嵌入式系統(tǒng)主要特點(diǎn)是運(yùn)行速度比其他嵌入式系統(tǒng)要快D基于 FPGA的嵌入式系統(tǒng)是FPGA最主要的應(yīng)用方向名姓2、下列不屬于 FPGA應(yīng)用范圍的是（D）A信號(hào)處理B智能應(yīng)用C手持 PDAD超大屏幕顯示3

2、、下列關(guān)于軟核處理器的說法，正確的是（B）A軟核處理器執(zhí)行VHDL編寫的程序B軟核處理器是集成在FPGA中的模塊CNiosII 、Microblaze 、PowerPC、MIPS都屬于軟核處理器的范疇業(yè)專DNiosII軟核可以修改它的指令和外設(shè)4、下列說法正確的是（A）AIP 核可以掛載到不同的總線上B系統(tǒng)中的 IP 核不支持 Veriog HDL 和 VHDL混合編寫C同一個(gè) IP 核在不同的 FPGA中具有相同的性能D嵌入式軟核處理器并不屬于IP 核的范疇*5 、關(guān)于 SOPC的說法，錯(cuò)誤的是（ B）校ASOPC的系統(tǒng)中至少包含一個(gè) NiosII軟核BSOPC技術(shù)包含了嵌入式設(shè)計(jì)的全部，除

3、了硬件PCB外，還包括處理器和實(shí)時(shí)多任學(xué)）務(wù)操作系統(tǒng)（ RTOS）題答CSOPC可以體現(xiàn)軟硬件協(xié)同設(shè)計(jì)技術(shù)勿內(nèi)線D如果 FPGA中集成了硬核處理器，無論是否使用，系統(tǒng)都屬于SOPC系統(tǒng)封密第1頁共11頁（中國電子學(xué)會(huì)嵌入式系統(tǒng)工程師專業(yè)技術(shù)資格認(rèn)證考試SOPC方向試題6、下列不屬于 FPGA片內(nèi)資源的是（A）A高速串行收發(fā)器BPLL（數(shù)字鎖相環(huán)）CRAMDFIFO（先進(jìn)先出）7、下面哪項(xiàng)不屬于NiosII軟核的可定制性（D ）A可以修改基于NiosII的 IP 核B提高或降低工作頻率C增加或取消 MMU（內(nèi)存管理單元）D自定義 NiosII指令8、關(guān)于 FPGA的配置問題下列說法的正確的是（A

4、 ）AEPCS16的容量是 16MbBFPGA僅支持 EPCS配置CFPGA的配置優(yōu)先級(jí)最高的是EPCSDEPCS配置 FPGA屬于 PS（被動(dòng)）方式9、關(guān)于 NiosII軟核啟動(dòng)過程，下列說法錯(cuò)誤的是（D）ANiosII軟核的啟動(dòng)過程主要分為FPGA器件的配置和 NiosII程序的加載BCFI Flash可以保存 FPGA的配置文件、 NiosII程序和其他文件數(shù)據(jù)CFPGA配置文件（ .sof ）和 NiosII程序（ .elf）都可以保存在EPCS中D使用 CFI Flash做為 NiosII啟動(dòng)的器件時(shí)， FPGA把配置數(shù)據(jù)從CFI Flash讀出并加載，然后執(zhí)行Bootloader把

5、保存的 NiosII程序復(fù)制 SDRAM執(zhí)行10、下列可以在 FPGA中穩(wěn)定運(yùn)行的是（B）A在設(shè)計(jì)中同時(shí)存在大量同步和異步設(shè)計(jì)B狀態(tài)機(jī)編碼采用二進(jìn)制碼和獨(dú)熱碼混合形式C使用很多已經(jīng)驗(yàn)證好的IP 核，但沒有做整體的仿真D有的模塊采用時(shí)鐘上升沿，有的模塊采用時(shí)鐘下降沿11、uC/OS-II 的任務(wù)調(diào)度策略是（A）A哪個(gè)任務(wù)的優(yōu)先級(jí)高就先執(zhí)行哪個(gè)任務(wù)B高優(yōu)先級(jí)的任務(wù)會(huì)被低優(yōu)先級(jí)的任務(wù)搶占C各自輪流執(zhí)行一段時(shí)間再讓出CPUD如果某個(gè)任務(wù)一直得不到CPU資源，就會(huì)進(jìn)入等待狀態(tài)12、在 FPGA設(shè)計(jì)中不屬于軟件硬件協(xié)同設(shè)計(jì)的是（C）AC2H（C to Hardware ）硬件加速編譯器B難于用軟件實(shí)現(xiàn)的部

6、分功能用硬件實(shí)現(xiàn)C在 C程序中使用自定義外設(shè)的函數(shù)第2頁共11頁中國電子學(xué)會(huì)嵌入式系統(tǒng)工程師專業(yè)技術(shù)資格認(rèn)證考試SOPC方向試題D根據(jù)頂層設(shè)計(jì)要求，合理劃分軟硬件結(jié)構(gòu)13、在 uC/OS-II 系統(tǒng)中不屬于信號(hào)量用途的是（D）A共享資源的控制B用來表示一個(gè)事件的發(fā)生C實(shí)現(xiàn)兩個(gè)任務(wù)之間信息的傳遞D實(shí)現(xiàn)兩個(gè)任務(wù)的同步14、關(guān)于 SystemC和 SystemVerilog的說法正確的是（C）ASystemC適合頂層建模， SystemVerilog適合驗(yàn)證BSystemVerilog適合頂層建模， SystemC適合驗(yàn)證CSystemVerilog是 Verilog的升級(jí)版本DSystemC可以直

7、接轉(zhuǎn)換為RTL代碼15、下列關(guān)于 uClinux 的說法正確的是（D）AuClinux 是在 linux的基礎(chǔ)上裁剪了內(nèi)核和應(yīng)用程序庫。BuClinux 可以使用 linux的一部分命令CuClinux 由于沒有 MMU，故僅能運(yùn)行在沒有MMU的處理器上DuClinux 是硬實(shí)時(shí)的嵌入式操作系統(tǒng)二、判斷題 （本大題共 10 個(gè)小題，每題 1 分，共 10 分）得分評(píng)閱人1、NiosII處理器是可以配置成16 位或 32 位的處理器。（ X ）2、Avalon 接口是一個(gè)同步協(xié)議的接口， 所以 Avalon 總線不能與異步設(shè)備連接。（ X）3、在 SOPC設(shè)計(jì)中，SDRAM控制器核與 SDRAM

8、芯片之間需要 PLL調(diào)整時(shí)鐘相位。（ ）4、ANSI C 數(shù)據(jù)類型不能明確地定義數(shù)據(jù)的寬度。 （）5、在 SOPC Builder 中 Auto-Assign IRQs能做出最好的 IRQ 分配。（ X）6、在設(shè)計(jì)時(shí)可以將NiosII程序和 FPGA配置數(shù)據(jù)同時(shí)存放在同一個(gè)Flash 中，這就需要一個(gè)配置控制器來驅(qū)動(dòng)Flash 輸出配置數(shù)據(jù)以完成FPGA的配置。（）7、在 SOPC Builder 中定義 CPU的復(fù)位地址在 Flash ，而在 NiosII IDE中程序被連接到Flash之外的存儲(chǔ)器，那么elf2flash實(shí)用程序?qū)⒃谟脩舫绦蚯安迦胍粋€(gè)Boot-copier。（ ）8、Nio

9、sII的定時(shí)器計(jì)數(shù)模式有兩種，一種是單次減1，另外一種是連續(xù)減1。（ ）9、通常處理器的異常地址都是固定的， 但是 NiosII處理器的異常地址是可以配置的。（ ）第3頁共11頁中國電子學(xué)會(huì)嵌入式系統(tǒng)工程師專業(yè)技術(shù)資格認(rèn)證考試SOPC方向試題10、NiosII IDE不能使用 asm/C/C+混合編程。（ X）三、填空題 （本大題共 10 個(gè)空，每空 1 分，共 10 分）得分評(píng)閱人1、NiosII處理器有三種運(yùn)行模式：_ 用戶 模式 (User Mode ,超級(jí)用戶 模式 (SupervisorMode),調(diào)試 模式 (Debug Mode) 。2、CycloneII FPGA支持串行配置器

10、件的 isp編程，該特性是通過 _ ByteBlaster?II 和 ByteBlaster USB 編程電纜_ 利用 JTAG接口實(shí)現(xiàn)的。3、在SOPC Builder 中，復(fù)位地址的偏移量是0x00，異常地址的偏移量是0x20。4、根據(jù) Flash 是否支持處理器的直接讀操作，NiosII 處理的 bootloader 分成兩種模式：epcsbootloader、flashbootloader。5、用 uC/OS-II 操作系統(tǒng)實(shí)現(xiàn)以太網(wǎng)與輕量IP 功能的時(shí)候，以太網(wǎng)的中斷號(hào)至少是。6、在 NiosII的多處理器系統(tǒng)中，最常用的共享資源是存儲(chǔ)器。四、簡(jiǎn)答題 （本大題共 5 個(gè)小題，共 38

11、 分）得分評(píng)閱人1 、簡(jiǎn)述 FPGA穩(wěn)定性設(shè)計(jì)原則。（ 5 分）一 .面積與速度折衷原則面積和速度是ASIC 芯片設(shè)計(jì)中一對(duì)相互制約、影響成本和性能的指標(biāo)，貫穿FPGA 設(shè)計(jì)的始終。在FPGA 設(shè)計(jì)中，面積是指一個(gè)設(shè)計(jì)消耗的FPGA 內(nèi)部邏輯資源的數(shù)量，可以用消耗的觸發(fā)器和查找表的個(gè)數(shù)或者是等效邏輯門數(shù)來衡量；速度是指一個(gè)設(shè)計(jì)在FPGA 上穩(wěn)定運(yùn)行時(shí)所能達(dá)到的最高頻率，由設(shè)計(jì)時(shí)序狀態(tài)決定。關(guān)于面積和速度的折衷，應(yīng)在滿足設(shè)計(jì)時(shí)序和工作頻率要求的前提下，占用最小的芯片面積；或者在所規(guī)定的面積下，使得設(shè)計(jì)的時(shí)序余量最大，能夠在更高的頻率上穩(wěn)定運(yùn)行。通常，在資源足夠的情況下，更多是選擇速度的最優(yōu)，這也

12、是FPGA 的特點(diǎn)。在具體設(shè)計(jì)中，應(yīng)根據(jù)具體性能指標(biāo)要求，在保證系統(tǒng)功第4頁共11頁中國電子學(xué)會(huì)嵌入式系統(tǒng)工程師專業(yè)技術(shù)資格認(rèn)證考試SOPC方向試題能和性能的同時(shí)，降低資源消耗從而降低功耗和成本。二 .硬件原則第二個(gè)原則是硬件原則。首先，要注意 FPGA 的邏輯設(shè)計(jì)所采用的硬件描述語言VHDL 或 Verilog 與軟件語言C 和 C有本質(zhì)區(qū)別，在使用硬件描述語言進(jìn)行設(shè)計(jì)時(shí)，不應(yīng)片面追求代碼的簡(jiǎn)潔。其次，要采用正確的編碼方法。要對(duì)所需實(shí)現(xiàn)的硬件電路的結(jié)構(gòu)和相互連接有清晰的理解和構(gòu)想，然后再用適當(dāng)?shù)腣HDL 語言表達(dá)出來。 實(shí)際上綜合軟件對(duì)所寫的代碼在進(jìn)行推論的時(shí)候，得到的硬件結(jié)果會(huì)因編碼方式的

13、不會(huì)而不同，直接影響硬件的實(shí)現(xiàn)。三 .系統(tǒng)原則第三個(gè)原則是系統(tǒng)原則。FPGA 作為硬件系統(tǒng)設(shè)計(jì)，應(yīng)該對(duì)設(shè)計(jì)全局進(jìn)行宏觀上的合理安排，包括邏輯功能模塊劃分、時(shí)鐘域信號(hào)的產(chǎn)生和驅(qū)動(dòng)、模塊復(fù)用、時(shí)序或引腳約束、面積速度折衷等。這些系統(tǒng)上的考慮不僅關(guān)系到是否能夠最大程度地發(fā)揮項(xiàng)目成員的協(xié)同設(shè)計(jì)能力，而且直接決定著設(shè)計(jì)的綜合、實(shí)現(xiàn)效果和相關(guān)的操作時(shí)間。模塊化設(shè)計(jì)是系統(tǒng)原則的一個(gè)很好體現(xiàn)，它是自頂向下、模塊劃分、分工協(xié)作設(shè)計(jì)思路的集中體現(xiàn)，是大型復(fù)雜系統(tǒng)的推薦設(shè)計(jì)方法。圖1 是模塊化設(shè)計(jì)的簡(jiǎn)單流程。四 .同步原則在設(shè)計(jì)電路時(shí)，可以有異步電路和同步電路兩種實(shí)現(xiàn)方法。異步電路使用組合邏輯電路實(shí)現(xiàn)，沒有統(tǒng)一的時(shí)

14、鐘信號(hào)，容易產(chǎn)生毛刺和競(jìng)爭(zhēng)冒險(xiǎn)；同步時(shí)序電路使用組合邏輯和觸發(fā)器實(shí)現(xiàn)電路功能，主要信號(hào)和輸出信號(hào)都由時(shí)鐘驅(qū)動(dòng)觸發(fā)器產(chǎn)生，能夠避免毛刺，信號(hào)穩(wěn)定。2、請(qǐng)以自己的語言描述什么是SOPC？ 一般 SOPC 系統(tǒng)應(yīng)具有哪些基本組件？（5 分）(1), SOPC 它是用可編程邏輯技術(shù)把整個(gè)系統(tǒng)放到一塊硅片上,來用于嵌入式系統(tǒng)的研究和電子信息處理. SOPC 是一種特殊的嵌入式系統(tǒng),它是片上系統(tǒng)（SOC ），即由單個(gè)芯片完成整個(gè)系統(tǒng)的主要邏輯功能但它不是簡(jiǎn)單的SOC, 它也是可編程系統(tǒng)，具有靈活的設(shè)計(jì)方式，可裁減、可擴(kuò)充、可升級(jí)，并具備軟硬件在系統(tǒng)可編程的功能。(2) PLL. CPU. RAM. ROM

15、. IO. FLASH .UART.TIMER.3、請(qǐng)描述一下你對(duì)IP 核的理解以及其類型，并簡(jiǎn)要給出各類型的定義和特點(diǎn)。（5 分）第5頁共11頁中國電子學(xué)會(huì)嵌入式系統(tǒng)工程師專業(yè)技術(shù)資格認(rèn)證考試SOPC方向試題(1). IP核（ Intellectual Property core）是一段具有特定電路功能的硬件描述語言程序，該程序與集成電路工藝無關(guān)， 可以移植到不同的半導(dǎo)體工藝中去生產(chǎn)集成電路芯片。(2). IP 內(nèi)核的三種類型IP 內(nèi)核可以在不同的硬件描述級(jí)實(shí)現(xiàn)，由此產(chǎn)生了三類IP 內(nèi)核：軟核 、固核 和硬核 。(3). 軟核 是用 VHDL 等硬件描述語言描述的功能塊，但是并不涉及用什么具

16、體電路元件實(shí)現(xiàn)這些功能。軟IP 通常是以硬件描述語言HDL 源文件的形勢(shì)出現(xiàn)，應(yīng)用開發(fā)過程與普通的HDL設(shè)計(jì)也十分相似，只是所需的開發(fā)硬軟件環(huán)境比較昂貴。軟IP 的設(shè)計(jì)周期短，設(shè)計(jì)投入少。由于不涉及物理實(shí)現(xiàn)，為后續(xù)設(shè)計(jì)留有很大的發(fā)揮空間，增大了IP的靈活性和適應(yīng)性。其主要缺點(diǎn)是在一定程度上使后續(xù)工序無法適應(yīng)整體設(shè)計(jì)，從而需要一定程度的軟IP 修正，在性能上也不可能獲得全面的優(yōu)化。由于軟核是以源代碼的形式提供，盡管源代碼可以采用加密方法，但其知識(shí)產(chǎn)權(quán)保護(hù)問題不容忽視。硬核 提供設(shè)計(jì)階段最終階段產(chǎn)品：掩模。以經(jīng)過完全的布局布線的網(wǎng)表形式提供，這種硬核既具有可預(yù)見性，同時(shí)還可以針對(duì)特定工藝或購買商進(jìn)

17、行功耗和尺寸上的優(yōu)化。盡管硬核由于缺乏靈活性而可移植性差，但由于無須提供寄存器轉(zhuǎn)移級(jí)(RTL) 文件，因而更易于實(shí)現(xiàn)IP 保護(hù)。固核 則是軟核和硬核的折衷。大多數(shù)應(yīng)用于FPGA的 IP 內(nèi)核均為軟核，軟核有助于用戶調(diào)節(jié)參數(shù)并增強(qiáng)可復(fù)用性。軟核通常以加密形式提供，這樣實(shí)際的RTL對(duì)用戶是不可見的，但布局和布線靈活。在這些加密的軟核中，如果對(duì)內(nèi)核進(jìn)行了參數(shù)化，那么用戶就可通過頭文件或圖形用戶接口(GUI) 方便地對(duì)參數(shù)進(jìn)行操作。對(duì)于那些對(duì)時(shí)序要求嚴(yán)格的內(nèi)核( 如 PCI 接口內(nèi)核 ) ，可預(yù)布線特定信號(hào)或分配特定的布線資源，以滿足時(shí)序要求。這些內(nèi)核可歸類為固核，由于內(nèi)核是預(yù)先設(shè)計(jì)的代碼模塊，因此這

18、有可能影響包含該內(nèi)核的整體設(shè)計(jì)。由于內(nèi)核的建立(setup)、保持時(shí)間和握手信號(hào)都可能是固定的，因此其它電路的設(shè)計(jì)時(shí)都必須考慮與該內(nèi)核進(jìn)行正確地接口。如果內(nèi)核具有固定布局或部分固定的布局，那么這還將影響其它電路的布局。4、請(qǐng)簡(jiǎn)要寫出 SOPC 的設(shè)計(jì)流程，同時(shí)以數(shù)字鐘為例，畫出設(shè)計(jì)流程圖。（ 7 分）(1)一、創(chuàng)建Quartus II工程二、創(chuàng)建Nios II系統(tǒng)模塊一個(gè)完整的Nios II系統(tǒng)模塊包括Nios II處理器和相關(guān)的系統(tǒng)外設(shè)。創(chuàng)建系統(tǒng)（輸入系統(tǒng)的名字） 設(shè)置系統(tǒng)主頻和指定目標(biāo)FPGA加入Nios IICPU模塊加入IP 外設(shè)模塊（ Nios II CPU通過這些外設(shè)與外部硬件進(jìn)行

19、連接和通訊）分配 IP 外設(shè)模塊的地址和中斷號(hào)（中斷號(hào)越低，中斷優(yōu)先級(jí)越高）三、配置Nios II系統(tǒng)第6頁共11頁中國電子學(xué)會(huì)嵌入式系統(tǒng)工程師專業(yè)技術(shù)資格認(rèn)證考試SOPC方向試題四、將 Nios II系統(tǒng)模塊、 LPM和用戶自定義模塊連接起來五、編譯、引腳分配、編程下載(2)新建 quartusII 工程新建 sopc 模塊構(gòu)建軟核及端口自動(dòng)分配地址和中斷打開 niosII進(jìn)行軟件開發(fā)編譯編譯分配管腳下載編譯5、請(qǐng)簡(jiǎn)要描述用戶自定義IP 核的設(shè)計(jì)步驟。（8 分）.（1）.定義關(guān)鍵特征：核基本功能，可配置參數(shù)（ 2）.計(jì)劃和規(guī)范： 1.詳細(xì)的 ip 核功能規(guī)范2.詳細(xì)的 VIP 規(guī)范3.詳細(xì)的

20、項(xiàng)目計(jì)劃（ 3）.設(shè)計(jì)驗(yàn)證 IIP 和 VIP（ 4）.產(chǎn)品化：附加的測(cè)試和最終的封裝（ 5）.Alpha 測(cè)試形成可用版本6、SOPC 構(gòu)建系統(tǒng)，當(dāng)添加某一外設(shè)時(shí)，此時(shí)外設(shè)相當(dāng)于從設(shè)備，描述一些常用從設(shè)備與主機(jī)之間的接口信號(hào)類型及其寬度和方向。（8 分）第7頁共11頁中國電子學(xué)會(huì)嵌入式系統(tǒng)工程師專業(yè)技術(shù)資格認(rèn)證考試SOPC方向試題五、程序題 （本大題共 2 個(gè)小題，共 27 分）得分評(píng)閱人1、用 Verilog HDL 或者 VHDL 編寫 8bit 并行輸入 1bit 串行輸出的接口轉(zhuǎn)換模塊。（提示：注意輸入和輸出的時(shí)鐘） （ 12 分）Library ieee;Entity bingzh

21、uanchuan isPort (cp:in std_logic;cs:in std_logic;datain:in std_logic_vector(15 downto 0);output:out std_logic);end bingzhuanchuan;Architecture a of bingzhuanchuan is第8頁共11頁中國電子學(xué)會(huì)嵌入式系統(tǒng)工程師專業(yè)技術(shù)資格認(rèn)證考試SOPC方向試題signal cnt:std_logic_vector(3 downto 0);signal z:std_logic;beginprocess(cp)beginif cs='1'

22、; thencnt<="0000"elsif cp'event and cp='0' thenif cnt="1111" thencnt<="0000"elsecnt<=cnt+1;end if;end if;end process;process(cnt)begincase cnt iswhen "0000"=>z<=datain(15);when "0001"=>z<=datain(14);when "0010"=>z<=datain(13);when "0011"=>z<=datain(12);when "0100"=>z<=datain(11);when "0101"=>z<=datain(10);when "0110"=>z