點陣顯示電路

1、燕山大學(xué)課 程 設(shè) 計 說 明 書題目： 點陣顯示電路 學(xué)院（系）： 電氣工程學(xué)院 年級專業(yè)： 09級應(yīng)用電子 學(xué) 號： 090103030059 學(xué)生姓名： 李 康 指導(dǎo)教師：鄭兆兆 周蓮蓮 教師職稱：實驗師 高級實驗師燕山大學(xué)課程設(shè)計（論文）任務(wù)書院（系）：電氣工程學(xué)院 基層教學(xué)單位：電子實驗中心 學(xué) 號090103030059學(xué)生姓名李康專業(yè)（班級） 應(yīng)電2班設(shè)計題目點陣顯示電路設(shè)計技術(shù)參數(shù)控制顯示方式如下：由第一行從左到右顯示為紅綠紅紅綠，接著第二行按照同樣的方式顯示，直至最后一行，顯示過程中只有一個燈處于亮狀態(tài)顯示間隔為0.5s用兩個動態(tài)數(shù)碼管分別顯示紅綠點累積點亮的個數(shù)，周期循環(huán)用

2、另一個動態(tài)數(shù)碼管顯示周期循環(huán)的次數(shù)設(shè)計要求用雙色點陣電路實現(xiàn)顯示用時鐘頻率控制顯示間隔動態(tài)數(shù)碼管顯示工作量學(xué)會使用Max+PlusII軟件、Verilog HDL語言和實驗箱；獨立完成電路設(shè)計，編程下載、連接電路和調(diào)試；參加答辯并書寫任務(wù)書。工作計劃1. 了解EDA的基本知識，學(xué)習(xí)使用軟件Max+PlusII，下發(fā)任務(wù)書，開始電路設(shè)計；2. 學(xué)習(xí)Verilog HDL語言，用Verilog HDL進(jìn)行程序設(shè)計3. 學(xué)習(xí)使用實驗箱，繼續(xù)電路設(shè)計；4. 完成電路設(shè)計；5. 編程下載、連接電路、調(diào)試和驗收；6. 答辯并書寫任務(wù)書。參考資料數(shù)字電子技術(shù)基礎(chǔ).閻石主編.高等教育出版社.EDA課程設(shè)計A指

3、導(dǎo)書.指導(dǎo)教師簽字鄭兆兆 周蓮蓮基層教學(xué)單位主任簽字金海龍2012年 01月05 日 目 錄第一章 摘要4第二章 引言5 第三章 指導(dǎo)書例題7第四章 設(shè)計思路10第五章 Verilog HDL設(shè)計源程序14第六章 波形仿真圖21第七章 管腳鎖定及硬件連線24第八章 總結(jié)26參考文獻(xiàn) 27 第一章 摘 要面對當(dāng)今飛速發(fā)展的電子產(chǎn)品市場，電子設(shè)計人員需要更加實用、快捷的EDA工具，實用統(tǒng)一的集成設(shè)計環(huán)境，改變傳統(tǒng)設(shè)計思路，即優(yōu)先考慮具體物理實現(xiàn)方式，而將精力集中到設(shè)計構(gòu)思、方案比較和尋找最優(yōu)化設(shè)計等方面，以最快的速度開發(fā)出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品。今天的EDA工具將向著功能強(qiáng)大、簡單易學(xué)、使用

4、方便的方向發(fā)展。此次課程設(shè)計的題目為點陣顯示電路，此說明書，首先概括介紹了EDA技術(shù)、VerilogHDL硬件描述語言，根據(jù)任務(wù)書對本課題整體思路進(jìn)行了介紹，然后分別介紹了主程序各部分的功能，并繪制波形仿真，再次給出實現(xiàn)本任務(wù)書所要求的功能及其附加功能的源程序以及波形仿真圖，最后進(jìn)行管腳鎖定和外部硬件連線并下箱實現(xiàn)了所有功能。在本次課程設(shè)計過程中源程序編譯及硬件連接過程中都遇到了很多困難，在老師的耐心指導(dǎo)下完成了本次課程設(shè)計。再次特別感謝老師的指導(dǎo)。 第二章 引 言數(shù)字電路主要是基于兩個信號（我們可以簡單的說是有電壓和無電壓），用數(shù)字信號完成對數(shù)字量進(jìn)行算術(shù)運算和邏輯運算的電路我們稱之為數(shù)字電

5、路，它具有邏輯運算和邏輯處理等功能，數(shù)字電路可分為組合邏輯電路和時序邏輯電路。1. EDA介紹EDA技術(shù)，就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計算機(jī)、大規(guī)模可編程邏輯器件的可開發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計，具有以下幾個特點：（1）用軟件的方式設(shè)計硬件；（2）用軟件的方式

6、設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的；（3)設(shè)計過程中可用有關(guān)的軟件進(jìn)行仿真；（4）系統(tǒng)現(xiàn)場可編程，在線升級；（5）整個系統(tǒng)可集成在一個芯片上，體積小，功耗低，可靠性高。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計的發(fā)展趨勢。2.Verilog HDL Verilog HDL 是目前應(yīng)用最廣泛的硬件描述語言之一，被IEEE采納為IEEE STD1364-1995(也成為Verilog-1995）和IEEE STD.1364-2001（也成為Verilog-HDL)可以進(jìn)行算法級（Algorithm）、寄存器傳輸級（RTL）、邏輯級（Logic）、門級（Gate）和版圖級（Layout）等各

7、個層次的電路設(shè)計和描述。采用Verilog HDL 進(jìn)行電路設(shè)計于工藝設(shè)計無關(guān)，這使得設(shè)計者在進(jìn)行電路設(shè)計時可以不必過多的考慮工藝實現(xiàn)的具體細(xì)節(jié)，設(shè)計者只需要利用計算機(jī)的強(qiáng)大功能，在EDA工具的支持下，通過Verilog HDL的描述，完成數(shù)字電路和系統(tǒng)的設(shè)計即可，從而提高了設(shè)計效率，降低了設(shè)計者的勞動強(qiáng)度。 作為硬件描述語言，Verilog HDL具有如下特點：（1） 能夠在不同的抽象層次上，如系統(tǒng)級、行為級、RTL級、門級和開關(guān)級，對設(shè)計系統(tǒng)進(jìn)行精確而簡練的描述。（2）能夠在每個抽象層次的描述上對設(shè)計進(jìn)行仿真驗證，及時發(fā)現(xiàn)及時發(fā)現(xiàn)可能存在的錯誤，縮短設(shè)計周期，并保存整個設(shè)計過程的正確性。（

8、3）由于代碼描述與工藝過程實現(xiàn)無關(guān)，便于設(shè)計標(biāo)準(zhǔn)化，提高設(shè)計的可重用性。如國有C語言的編程基礎(chǔ)經(jīng)驗，只需很短的時間就能學(xué)會和掌握Verilog HDL，因此，Verilog HDL可以作為學(xué)習(xí)HDL設(shè)計方法的入門和基礎(chǔ)。 第三章 指導(dǎo)書例題module cnt4e(Q,COUT,CLK,ENA);input CLK,ENA;output3:0 Q;output COUT;reg3:0 Q;reg COUT;always(posedge CLK)begin if(ENA)Q=Q+1;if(Q='b1111) COUT='b1;else COUT='b0;endendmod

9、ulemodule dec7s(A,Q);input3:0 A;output6:0 Q;reg6:0 Q;always(A)begincase(A)0:Q='b0111111;1:Q='b0000110;2:Q='b1011011;3:Q='b1001111;4:Q='b1100110;5:Q='b1101101;6:Q='b1111101;7:Q='b0000111;8:Q='b1111111;9:Q='b1101111;10:Q='b1110111;11:Q='b1111100;12:Q=

10、9;b0111001;13:Q='b1011110;14:Q='b1111001;15:Q='b1110001;endcaseendendmodulemodule cnt_dec7s(Q,COUT,CLK,ENA);input CLK,ENA;output6:0 Q;output COUT;wire3:0 X1;cnt4e u1(X1,COUT,CLK,ENA);dec7s u2(X1,Q6:0);endmodule仿真圖 第四章 設(shè)計說明2.1任務(wù)分析本次設(shè)計題目為點陣顯示電路，任務(wù)要求如下：在8*8雙色點陣上由第一行從左到右顯示為紅綠紅紅綠，接著第二行按照同樣的方式

11、顯示，直至最后一行，顯示過程中只有一個燈處于亮狀態(tài)，并且要求每次顯示間隔為0.5s； 在動態(tài)數(shù)碼管上用兩個數(shù)碼管分別顯示紅燈和綠燈累積點亮的個數(shù)，周期循環(huán)；另一個數(shù)碼管顯示循環(huán)的次數(shù)2.2 設(shè)計思路本次設(shè)計包括兩個輸入CLK1、CLK2，五個輸出ROW,RA,GA,GG,SS。CLK1為0.5HZ的敏感信號，控制點陣和數(shù)碼管的關(guān)聯(lián)與點陣顯示；CLK2為1024HZ的敏感信號，控制數(shù)碼管的顯示。ROW控制點陣的行輸出；RA控制紅色點陣的列輸出；GA控制綠色點陣的列輸出；GG為數(shù)碼管的位選信號，用來選擇第幾位數(shù)碼管工作；SS為數(shù)碼管的數(shù)選信號，用來選擇顯示的數(shù)字。本次設(shè)計的程序只有一個，但其中包括

12、了三大部分。分別為點陣和數(shù)碼管關(guān)聯(lián)部分,點陣顯示部分和數(shù)碼管顯示部分。 點陣和數(shù)碼管關(guān)聯(lián)部分與點陣顯示部分在同一個always塊中，都由CLK1提供的脈沖i控制。在點陣和數(shù)碼管關(guān)聯(lián)部分中，當(dāng)脈沖i為奇數(shù)時，給記錄紅燈次數(shù)always塊一個脈沖，執(zhí)行紅燈控制always塊；當(dāng)脈沖i為偶數(shù)時，給記錄綠燈次數(shù)always塊一個脈沖，執(zhí)行綠燈控制always塊；當(dāng)脈沖i=64時，給記錄循環(huán)次數(shù)always塊一個脈沖，執(zhí)行循環(huán)控制always塊；當(dāng)脈沖i=65時i=1，使脈沖i形成一個循環(huán)。 在點陣顯示部分中根據(jù)脈沖i的case語句執(zhí)行，即可達(dá)成預(yù)定目的。在數(shù)碼管顯示部分中包括記錄紅燈次數(shù)always塊

13、，記錄綠燈次數(shù)always塊，記錄循環(huán)次數(shù)always塊和譯碼器always快。2.3 設(shè)計圖表ROW7-ROW0RA7-RA0GA7-GA0 第一行1111111000000001000000000000000000000010000001000000000000000000000010000001000000000000000000000010000001000000000000000000000010000000 第二行1111110100000001000000000000000000000010000001000000000000000000000010000001000000000

14、000000000000010000001000000000000000000000010000000 第三行111110110000000100000000000000000000001000000100000000000000000000001000000100000000000000000000001000000100000000000000 第三行111110110000000010000000 第四行111101110000000100000000000000000000001000000100000000000000000000001000000100000000000000000

15、0000010000001000000000000000000000010000000 第五行1101111100000001000000000000000000000010000001000000000000000000000010000001000000000000000000000010000001000000000000000000000010000000 第六行11011111000000010000000000000000000000100000010000000000000000000000100000010000000000000000000000100000010000000

16、0000000 第六行110111110000000010000000 第七行1011111100000001000000000000000000000010000001000000000000000000000010000001000000000000000000000010000001000000000000000000000010000000 第八行0111111100000001000000000000000000000010000001000000000000000000000010000001000000000000000000000010000001000000000000000

17、000000010000000 第五章Verilog HDL設(shè)計源程序根據(jù)任務(wù)書要求描述，程序設(shè)計如下：module koo(CLK1,CLK2,ROW,RA,GA,GG,SS);input CLK1,CLK2;output ROW,RA,GA;output 2:0GG;output 6:0SS;reg7:0 ROW;reg7:0 RA;reg7:0 GA;reg2:0 GG;reg6:0 SS;reg7:0 i;reg2:0 g;reg3:0 s;reg hd;reg ld;reg xh;reg3:0 HONG;reg3:0HONGS;reg3:0 LV;reg3:0LVS;reg3:0 X

18、UN;reg3:0 XUNS;always(posedge CLK1)begini=i+1;if(i=65)i=1;if(i=1|i=3|i=5|i=7|i=9|i=11|i=13|i=15|i=17|i=19|i=21|i=23|i=25|i=27|i=29|i=31|i=33|i=35|i=37|i=39|i=41|i=43|i=45|i=47|i=49|i=51|i=53|i=55|i=57|i=59|i=61|i=63)begin hd=1;ld=0;end/給控制紅燈次數(shù)數(shù)碼管一個脈沖else begin hd=0;ld=1;end/給控制綠燈次數(shù)數(shù)碼管一個脈沖if(i=64) xh

19、=1;else xh=0;/給控制循環(huán)次數(shù)數(shù)碼管一個脈沖case(i)1:begin ROW='b11111110;RA='b00000001;GA='b00000000;end2:begin ROW='b11111110;GA='b00000010;RA='b00000000;end3:begin ROW='b11111110;RA='b00000100;GA='b00000000;end4:begin ROW='b11111110;GA='b00001000;RA='b00000000;end5

20、:begin ROW='b11111110;RA='b00010000;GA='b00000000;end6:begin ROW='b11111110;GA='b00100000;RA='b00000000;end7:begin ROW='b11111110;RA='b01000000;GA='b00000000;end8:begin ROW='b11111110;GA='b10000000;RA='b00000000;end9:begin ROW='b11111101;RA='b0

21、0000001;GA='b00000000;end10:begin ROW='b11111101;GA='b00000010;RA='b00000000;end11:begin ROW='b11111101;RA='b00000100;GA='b00000000;end12:begin ROW='b11111101;GA='b00001000;RA='b00000000;end13:begin ROW='b11111101;RA='b00010000;GA='b00000000;end14:

22、begin ROW='b11111101;GA='b00100000;RA='b00000000;end15:begin ROW='b11111101;RA='b01000000;GA='b00000000;end16:begin ROW='b11111101;GA='b10000000;RA='b00000000;end17:begin ROW='b11111011;RA='b00000001;GA='b00000000;end18:begin ROW='b11111011;GA='

23、;b00000010;RA='b00000000;end19:begin ROW='b11111011;RA='b00000100;GA='b00000000;end20:begin ROW='b11111011;GA='b00001000;RA='b00000000;end21:begin ROW='b11111011;RA='b00010000;GA='b00000000;end22:begin ROW='b11111011;GA='b00100000;RA='b00000000;end

24、23:begin ROW='b11111011;RA='b01000000;GA='b00000000;end24:begin ROW='b11111011;GA='b10000000;RA='b00000000;end25:begin ROW='b11110111;RA='b00000001;GA='b00000000;end26:begin ROW='b11110111;GA='b00000010;RA='b00000000;end27:begin ROW='b11110111;RA=&

25、#39;b00000100;GA='b00000000;end28:begin ROW='b11110111;GA='b00001000;RA='b00000000;end29:begin ROW='b11110111;RA='b00010000;GA='b00000000;end30:begin ROW='b11110111;GA='b00100000;RA='b00000000;end31:begin ROW='b11110111;RA='b01000000;GA='b00000000;

26、end32:begin ROW='b11110111;GA='b10000000;RA='b00000000;end33:begin ROW='b11101111;RA='b00000001;GA='b00000000;end34:begin ROW='b11101111;GA='b00000010;RA='b00000000;end35:begin ROW='b11101111;RA='b00000100;GA='b00000000;end36:begin ROW='b11101111;G

27、A='b00001000;RA='b00000000;end37:begin ROW='b11101111;RA='b00010000;GA='b00000000;end38:begin ROW='b11101111;GA='b00100000;RA='b00000000;end39:begin ROW='b11101111;RA='b01000000;GA='b00000000;end40:begin ROW='b11101111;GA='b10000000;RA='b000000

28、00;end41:begin ROW='b11011111;RA='b00000001;GA='b00000000;end42:begin ROW='b11011111;GA='b00000010;RA='b00000000;end43:begin ROW='b11011111;RA='b00000100;GA='b00000000;end44:begin ROW='b11011111;GA='b00001000;RA='b00000000;end45:begin ROW='b1101111

29、1;RA='b00010000;GA='b00000000;end46:begin ROW='b11011111;GA='b00100000;RA='b00000000;end47:begin ROW='b11011111;RA='b01000000;GA='b00000000;end48:begin ROW='b11011111;GA='b10000000;RA='b00000000;end49:begin ROW='b10111111;RA='b00000001;GA='b000

30、00000;end50:begin ROW='b10111111;GA='b00000010;RA='b00000000;end51:begin ROW='b10111111;RA='b00000100;GA='b00000000;end52:begin ROW='b10111111;GA='b00001000;RA='b00000000;end53:begin ROW='b10111111;RA='b00010000;GA='b00000000;end54:begin ROW='b1011

31、1111;GA='b00100000;RA='b00000000;end55:begin ROW='b10111111;RA='b01000000;GA='b00000000;end56:begin ROW='b10111111;GA='b10000000;RA='b00000000;end57:begin ROW='b01111111;RA='b00000001;GA='b00000000;end58:begin ROW='b01111111;GA='b00000010;RA='b

32、00000000;end59:begin ROW='b01111111;RA='b00000100;GA='b00000000;end60:begin ROW='b01111111;GA='b00001000;RA='b00000000;end61:begin ROW='b01111111;RA='b00010000;GA='b00000000;end62:begin ROW='b01111111;GA='b00100000;RA='b00000000;end63:begin ROW='b0

33、1111111;RA='b01000000;GA='b00000000;end64:begin ROW='b01111111;GA='b10000000;RA='b00000000;endendcaseendalways(posedge hd) /記錄紅燈次數(shù)beginHONG=HONG+1;if(HONG>9)begin HONG=0;HONGS=HONGS+1;endelse if(HONGS=3&&HONG=3)begin HONG=1;HONGS=0;endendalways(posedge ld) /記錄綠燈次數(shù)begin

34、LV=LV+1; if(LV>9)begin LV=0;LVS=LVS+1;endif(LVS=3&&LV>2)begin LV=1;LVS=0;endendalways(posedge xh) /記錄循環(huán)次數(shù)beginXUN=XUN+1;if(XUN>9)begin XUN=0;XUNS=XUN+1;endendalways(posedge CLK2)beging=g+1;if(g='b110) g='b000;case(g)0:begin GG='b000;s=HONGS;end1:begin GG='b001;s=HONG

35、;end2:begin GG='b010;s=LVS;end3:begin GG='b011;s=LV;end4:begin GG='b100;s=XUNS;end5:begin GG='b101;s=XUN;endendcasecase(s)0:SS='b0111111;1:SS='b0000110;2:SS='b1011011;3:SS='b1001111;4:SS='b1100110;5:SS='b1101101;6:SS='b1111101;7:SS='b0000111;8:SS='

36、b1111111;9:SS='b1101111;endcaseendendmodule 點陣顯示電路原理圖 第六章 波形仿真圖藍(lán)線所示時刻紅燈次數(shù)數(shù)碼管顯示26，綠燈次數(shù)數(shù)碼管顯示26，循環(huán)次數(shù)數(shù)碼管顯示02。 藍(lán)線所示時刻紅燈次數(shù)數(shù)碼管顯示32，綠燈次數(shù)數(shù)碼管顯示31，循環(huán)次數(shù)數(shù)碼管顯示00 。 藍(lán)線所示時刻紅燈次數(shù)數(shù)碼管顯示32，綠燈次數(shù)數(shù)碼管顯示32，循環(huán)次數(shù)數(shù)碼管顯示00。 藍(lán)線所示時刻紅燈次數(shù)數(shù)碼管顯示01，綠燈次數(shù)數(shù)碼管顯示32，循環(huán)次數(shù)數(shù)碼管顯示01。藍(lán)線所示時刻紅燈次數(shù)數(shù)碼管顯示01，綠燈次數(shù)數(shù)碼管顯示01，循環(huán)次數(shù)數(shù)碼管顯示01。 第七章 管腳及硬件連線4.1 管腳鎖定程序輸入輸出擴(kuò)展下載板接口(PIN)程序輸入輸出擴(kuò)展下載板接口(PIN)程序輸入輸出擴(kuò)展下載板接口(PIN)CLK175RA2175GA6197CLK283RA3176GA7198ROW085RA4177SS068ROW186RA5179SS169ROW287RA6187