等精度頻率計(jì)設(shè)計(jì)99467

1、等精度頻率計(jì)作者：孫林軍 楊招弟 任戰(zhàn)濤 指導(dǎo)老師：馮杰（黃岡師等。測(cè)頻模塊的片外輸入采作者：孫林軍 楊招弟 任戰(zhàn)濤 指導(dǎo)老師：馮杰（黃岡師范學(xué)院 物理科學(xué)于技術(shù)學(xué)院 孫林軍 楊招弟 任戰(zhàn)濤 黃岡 438000）摘要：本設(shè)計(jì)以單片機(jī)和FPGA構(gòu)成的最小系統(tǒng)為核心,以89C52單片機(jī)作為控制中心，匯編語(yǔ)言編程。FPGA 主芯片是Altera 公司的Cyclone 系列的EP1C6Q240C8，VHDL語(yǔ)言編程， 內(nèi)設(shè)雙向口，等精度測(cè)頻模塊，鍵盤(pán)編碼掃描模塊等。測(cè)頻模塊的片外輸入采作者：孫林軍 楊招弟 任戰(zhàn)濤 指導(dǎo)老師：馮杰（黃岡師范學(xué)院 物理科學(xué)于技術(shù)學(xué)院 孫林軍 楊招弟 任戰(zhàn)濤 黃岡 4380

2、00）摘要：本設(shè)計(jì)以單片機(jī)和FPGA構(gòu)成的最小系統(tǒng)為核心,以89C52單片機(jī)作為控制中心，匯編語(yǔ)言編程。FPGA 主芯片是Altera 公司的Cyclone 系列的EP1C6Q240C8，VHDL語(yǔ)言編程， 內(nèi)設(shè)雙向口，等精度測(cè)頻模塊，鍵盤(pán)編碼掃描模塊等。測(cè)頻模塊的片外輸入采作者：孫林軍 楊招弟 任戰(zhàn)濤 指導(dǎo)老師：馮杰（黃岡師范學(xué)院 物理科學(xué)于技術(shù)學(xué)院 孫林軍 楊招弟 任戰(zhàn)濤 黃岡 438000）摘要：本設(shè)計(jì)以單片機(jī)和FPGA構(gòu)成的最小系統(tǒng)為核心,以89C52單片機(jī)作為控制中心，匯編語(yǔ)言編程。FPGA 主芯片是Altera 公司的Cyclone 系列的EP1C6Q240C8，VHDL語(yǔ)言編程，

3、 內(nèi)設(shè)雙向口，等精度測(cè)頻模塊，鍵盤(pán)編碼掃描模塊等。測(cè)頻模塊的片外輸入采作者：孫林軍 楊招弟 任戰(zhàn)濤 指導(dǎo)老師：馮杰（黃岡師范學(xué)院 物理科學(xué)于技術(shù)學(xué)院 孫林軍 楊招弟 任戰(zhàn)濤 黃岡 438000）摘要：本設(shè)計(jì)以單片機(jī)和FPGA構(gòu)成的最小系統(tǒng)為核心,以89C52單片機(jī)作為控制中心，匯編語(yǔ)言編程。FPGA 主芯片是Altera 公司的Cyclone 系列的EP1C6Q240C8，VHDL語(yǔ)言編程， 內(nèi)設(shè)雙向口，等精度測(cè)頻模塊，鍵盤(pán)編碼掃描模塊等。測(cè)頻模塊的片外輸入采用帶寬運(yùn)放OPA637放大，并使用TL3116 和 LM311構(gòu)建遲滯比較器整形為方波信號(hào)送入FPGA內(nèi)由可編程邏輯組建的測(cè)頻單元運(yùn)算；

4、顯示采用TC6963C控制液晶顯示模塊；等精度測(cè)量法。工作電路板使用8051&FPGA 板。結(jié)果表明各項(xiàng)功能均達(dá)到要求，具有低功耗的特點(diǎn)。關(guān)鍵字： 等精度測(cè)量 程控放大 周期測(cè)量 一 方案設(shè)計(jì) 1.設(shè)計(jì)方案論證將信號(hào)比較整形為等頻率的方波，再送入 FPGA內(nèi)進(jìn)行頻率測(cè)量。 方案一：直接測(cè)頻法。在確定的閘門(mén)時(shí)間內(nèi)，利用計(jì)數(shù)器記錄待測(cè)信號(hào)通過(guò) 的周期數(shù)，從而計(jì)算出待測(cè)信號(hào)的頻率。此方案對(duì)低頻信號(hào)測(cè)量的精度很低，較 適合于高頻信號(hào)的測(cè)量。 方案二：測(cè)周法。以待測(cè)信號(hào)為門(mén)限，記錄在此門(mén)限內(nèi)的高頻標(biāo)準(zhǔn)時(shí)鐘的數(shù) 量，從而計(jì)算出待測(cè)信號(hào)的頻率。但被測(cè)信號(hào)頻率過(guò)高時(shí)，由于測(cè)量時(shí)間不足會(huì)存在精度不夠的問(wèn)

5、題，此方案適于低頻信號(hào)的測(cè)量。 方案三：等精度測(cè)頻法。其精確門(mén)限由被測(cè)信號(hào)和預(yù)制門(mén)控制共同控制，測(cè)量精度與被測(cè)信號(hào)的頻率無(wú)關(guān)，只與基準(zhǔn)信號(hào)的頻率和穩(wěn)定度有關(guān)，因此可以保證在整個(gè)測(cè)量頻段內(nèi)測(cè)量精度不變。因此我們選取方案三。 2系統(tǒng)方案設(shè)計(jì) 在本設(shè)計(jì)中，單片機(jī)的所有控制信號(hào)及數(shù)據(jù)接受和發(fā)送都是通過(guò)FPGA完成的，因此首先在FPGA內(nèi)通過(guò)兩片74373鎖存芯片構(gòu)成雙向口電路，為兩者搭建信號(hào)通道。 根據(jù)題目要求，頻率測(cè)量范圍要求從1赫茲到35兆赫茲，采用分段處理的方法， 對(duì)高低頻分別采用不同的比較整形電路。FPGA內(nèi)部特別設(shè)計(jì)乘法器與除法器。被測(cè)頻率信號(hào)與100M時(shí)鐘信號(hào)（40M標(biāo)準(zhǔn)時(shí)鐘信號(hào)倍頻后所得

6、）計(jì)數(shù)所得的兩路32位數(shù)據(jù)，經(jīng)過(guò)乘除法運(yùn)算后，將最終獲得的被測(cè)信號(hào)的頻率值送入單片機(jī)內(nèi) ，單片機(jī)控制液晶顯示器顯示。系統(tǒng)方框圖：二 理論分析：2.1 等精度測(cè)頻率在測(cè)量過(guò)程中，被測(cè)信號(hào)與使能信號(hào)接入一個(gè)D觸發(fā)器，此時(shí)使能信號(hào)功能相當(dāng)于一個(gè)閘門(mén)，控制計(jì)數(shù)器的開(kāi)始。同時(shí)將被測(cè)信號(hào)與閘門(mén)信號(hào)一同進(jìn)入計(jì)數(shù)器。當(dāng)被測(cè)信號(hào)的第一個(gè)上升沿脈沖來(lái)時(shí)，閘門(mén)信號(hào)也為上升沿，從而開(kāi)始計(jì)數(shù)，當(dāng)使能信號(hào)變?yōu)樘優(yōu)榈碗娖降臅r(shí)刻，此時(shí)被測(cè)信號(hào)的上升沿控制閘門(mén)信號(hào)跳變?yōu)榈碗娖?，這樣就保證了閘門(mén)信號(hào)內(nèi)所計(jì)數(shù)是被測(cè)信號(hào)周期的整數(shù)倍。對(duì)被測(cè)信號(hào)頻率的計(jì)算公式： Fsin=Na*Fs/Nb Fsin：被測(cè)信號(hào)頻率，Na:被測(cè)信號(hào)所得

7、頻率計(jì)數(shù)，F(xiàn)s：100M ，Nb：標(biāo)準(zhǔn)時(shí)鐘信號(hào)所得頻率計(jì)數(shù)。由于閘門(mén)信號(hào)時(shí)間長(zhǎng)正好是被測(cè)信號(hào)周期的整數(shù)倍，所以Na不存在誤差，而Nb存在+1.-1的誤差，因此系統(tǒng)的相對(duì)誤差為：當(dāng)T1s，F(xiàn)s=100M時(shí)Fsin1/100000000HZ;符合題目要求。但是當(dāng)?shù)皖l段的頻率低于閘門(mén)信號(hào)頻率時(shí)則無(wú)法計(jì)算出頻率。 2.2等精度測(cè)周期在測(cè)量周期的時(shí)候，首先將時(shí)間單位設(shè)置為納秒輸出，這樣，根據(jù)計(jì)算公式Tsin=1/Fsin=Nb/Na*10(ns),可在乘法器，除法器鏈接一個(gè)選擇輸出電路。完成由頻率到周期的轉(zhuǎn)換。三電路與程序設(shè)計(jì)一 電路設(shè)計(jì)電路設(shè)計(jì)包括六個(gè)主要部分：程控放大電路，比較整形電路，雙向口電路，

8、等精度測(cè)量，計(jì)算器，按鍵編碼及掃描電路。1.程控放大電路為了檢測(cè)有效值為0.005V-5V信號(hào)的頻率（即Vp-p范圍0.014V-14V），而高頻比較器TL3116能檢測(cè)的最小信號(hào)幅度Vp-p=0.8V，因次需要對(duì)信號(hào)程控放大，當(dāng)測(cè)得信號(hào)的幅度Vp-p<0.1V是，設(shè)定放大倍數(shù)為120倍，當(dāng)0.1<Vp-p<1V時(shí)，設(shè)定放大倍數(shù)為20倍，當(dāng)Vp-p>1V時(shí)設(shè)定放大倍數(shù)為1倍。以MAX309為模擬開(kāi)關(guān)，用OPA637接成一級(jí)同相放大器進(jìn)行10倍增益放大，用兩級(jí)OPA637級(jí)聯(lián)進(jìn)行120倍放大。原理圖如下： 2.比較整形電路由于在測(cè)頻率及周期部分沒(méi)有寬帶有1HZ-35MHZ

9、的比較器，所以采用分段處理的方法實(shí)現(xiàn)整個(gè)頻帶的測(cè)量。為了防止干擾的誤翻轉(zhuǎn)，我們采用了帶正反饋的滯回比較電路。在反向輸入時(shí)，其正向閾值電壓 ，對(duì)應(yīng)比較后信號(hào)的下降沿。負(fù)向閾值電平為0V，對(duì)應(yīng)于比較后信號(hào)的上升沿。故輸出信號(hào)的上升沿仍需過(guò)零比較。其原理圖如下： 3.雙向口電路在本設(shè)計(jì)方案的硬件電路板中，由于單片機(jī)并沒(méi)有直接與鍵盤(pán)，液晶顯示，外界擴(kuò)展芯片等器件相連接，而是將所有連線(xiàn)均與FPGA連通，單片機(jī)不能直接控制這些器件，因此有必要構(gòu)建雙向口電路。FPGA內(nèi)部的雙向口電路有兩片74373鎖存芯片構(gòu)成，當(dāng)單片機(jī)進(jìn)行讀操作時(shí)，片選信號(hào)選通控制讀入的74373芯片，未被選通的另外一塊74373芯片則阻

10、止數(shù)據(jù)的寫(xiě)入。電路原理圖如下： 雙向口電路原理圖 4.鍵盤(pán)編碼及掃描電路 鍵盤(pán)電路控制3*6矩陣鍵盤(pán)，3個(gè)特殊功能鍵及三個(gè)撥動(dòng)開(kāi)關(guān)。鍵盤(pán)控制電路的內(nèi)部時(shí)鐘頻率需要較低，因此首先要將標(biāo)準(zhǔn)時(shí)鐘做20000分頻后，再作為其時(shí)鐘信號(hào)。當(dāng)有按鍵按下時(shí)，進(jìn)入讀按鍵中斷程序，單片機(jī)控制片選按鍵掃描電路并編碼所需各路高低電平輸入該掃描模塊，掃描電路接受數(shù)據(jù)并編碼對(duì)照，將確定后的按鍵代碼輸出并發(fā)出中斷信號(hào)以便做下一步處理。電路原理圖如下： 按鍵編碼及掃描電路 5.等精度測(cè)量模塊等精度測(cè)量過(guò)程是將被測(cè)信號(hào)與40M標(biāo)準(zhǔn)時(shí)鐘信號(hào)同時(shí)輸入該模塊，在閘門(mén)信號(hào)內(nèi)同時(shí)對(duì)被測(cè)頻率與標(biāo)準(zhǔn)時(shí)鐘信號(hào)計(jì)數(shù)。閘門(mén)信號(hào)是用于保證被測(cè)頻率從

11、其輸入的第一個(gè)上升沿開(kāi)始，最后一個(gè)脈沖的下一個(gè)上升沿結(jié)束。將兩個(gè)計(jì)數(shù)結(jié)果分別以64路二進(jìn)制數(shù)輸出，其中高32位為被測(cè)信號(hào)的計(jì)數(shù)結(jié)果，低32位是40M標(biāo)準(zhǔn)時(shí)鐘信號(hào)的計(jì)數(shù)結(jié)果。電路原理圖： 等精度測(cè)量模塊 6.計(jì)算器計(jì)算器的主要構(gòu)成是乘法器，除法器及數(shù)據(jù)切換單元，數(shù)據(jù)切換單元用于選擇計(jì)算頻率或周期，當(dāng)輸入信號(hào)f為高電平是計(jì)算器給出頻率計(jì)算結(jié)果，當(dāng)f為低電平時(shí)計(jì)算器給出周期的計(jì)算結(jié)果。原理圖如下所示：二程序設(shè)計(jì)程序設(shè)計(jì)部分包括單片機(jī)功能控制和FPGA數(shù)據(jù)處理，單片機(jī)通過(guò)鍵盤(pán)對(duì)FPGA進(jìn)行控制，實(shí)現(xiàn)對(duì)輸入信號(hào)的頻率測(cè)量，閘門(mén)信號(hào)的產(chǎn)生，鍵盤(pán)按鍵的確定，存儲(chǔ)及液晶的顯示。單片機(jī)作為整體控制部分，主要進(jìn)行

12、供能性控制與設(shè)置，并通過(guò)液晶顯示器構(gòu)成人機(jī)交互界面；FPGA作為數(shù)據(jù)部分的邏輯控制，主要進(jìn)行數(shù)據(jù)的采集與處理，其重點(diǎn)部分包括等精度測(cè)頻，鍵盤(pán)編碼及掃描，時(shí)鐘控制，數(shù)據(jù)存儲(chǔ)，數(shù)據(jù)回放，數(shù)據(jù)運(yùn)算等。軟件流程圖如下： 四測(cè)試結(jié)果與誤差分析一測(cè)試方法及數(shù)據(jù)1.測(cè)頻，測(cè)相輸入信號(hào)頻率范圍測(cè)試由函數(shù)發(fā)生器產(chǎn)生一個(gè)頻率Vrms=1.5V的正弦信號(hào)，改變信號(hào)頻率。2. 測(cè)頻，測(cè)周輸入信號(hào)幅度范圍測(cè)試由函數(shù)發(fā)生器分別產(chǎn)生F=1HZ。10MHZ的正弦信號(hào)，改變信號(hào)毆打幅度。表1 輸入信號(hào)頻率范圍測(cè)試數(shù)據(jù)頻率真實(shí)值1HZ1KHZ100KHZ1MHZ35MHZ測(cè)試值（HZ） 誤差表2 輸入信號(hào)幅度范圍測(cè)試數(shù)據(jù)幅度有效

13、值1HZ1KHZ100KHZ1MHZ35MHZ 誤差2 誤差分析 頻率測(cè)量采用等精度測(cè)頻法，計(jì)算在精確門(mén)限內(nèi)的高頻標(biāo)準(zhǔn)脈沖個(gè)數(shù)和待測(cè)信號(hào)的周期數(shù)。對(duì)于高頻標(biāo)準(zhǔn)脈沖的計(jì)數(shù)可能會(huì)產(chǎn)生±1的誤差。但是由于我們采用 100M 的高頻脈沖，在閘門(mén)時(shí)間為 1s 的情況下，根據(jù)公式(1),誤差可以控制在以?xún)?nèi)，甚至達(dá)到 。實(shí)際上，我們測(cè)試的結(jié)果也證實(shí)了這一點(diǎn)。 三改進(jìn)措施 在單片機(jī)的運(yùn)算能力范圍內(nèi)，使用頻率更高的晶振，可以減小系統(tǒng)誤差。 在小信號(hào)測(cè)量時(shí)，采用一定的數(shù)字信號(hào)處理技術(shù)，如進(jìn)行軟件濾波等，可以降低外界環(huán)境對(duì)小信號(hào)的干擾對(duì)測(cè)量的影響。 用一級(jí)儀器放大器對(duì)小信號(hào)進(jìn)行處理，儀器放大器的共模抑制比

14、很高，對(duì)于小信號(hào)處理效果很好。這樣改進(jìn)，可以再度降低被測(cè)信號(hào)的幅度。 五附錄硬件電路板構(gòu)成：該板主要包括電源輸入、單片機(jī)、FPGA、FPGA 配置芯片、RS232 接口、JTAG 接口、RAM、外圍接口、鍵盤(pán)和液晶顯示模塊。電路板示意圖如下：說(shuō)明：上圖中FPGA 配置芯片,62256,電源電路三個(gè)模塊，在實(shí)際電路板上都在點(diǎn)陣顯器下方，板上的40MHz 時(shí)鐘由有源晶振提供，晶振在板的背面。8051&FPGA 板的電源由專(zhuān)用9V 電源供給， 板上FPGA 的電源分別為3.3V 和1.5V，是用專(zhuān)用電源芯片轉(zhuǎn)換得到，同時(shí)還轉(zhuǎn)換得到5V 電源供單片機(jī)和輸出用，電源的輸入電流最大3A，但不應(yīng)小于

15、2A,因?yàn)榇笕萘康腇PGA 在大負(fù)荷和資源使用較多時(shí)需要的電流較大。使用的單片機(jī)只需要與8051 的管腳完全兼容的單片機(jī)就可以，例如89 系列、87 系列等。FPGA 主芯片是Altera 公司的Cyclone 系列的EP1C6Q240C8，F(xiàn)PGA 配置芯片為Altera 公司的EPCS1。該板上的時(shí)鐘信號(hào)有兩個(gè)，一個(gè)是22.1184MHz 的時(shí)鐘源，用于單片機(jī)；另一個(gè)是40MHz 的時(shí)鐘源，這一頻率可通過(guò)分頻得到低頻率時(shí)鐘，也可通過(guò)FPGA上自帶的數(shù)字鎖相環(huán)倍頻得到高頻率時(shí)鐘。下載接口（JTAG 和AS）主要是為了給FPGA 主芯片進(jìn)行在系統(tǒng)配置以及給FPGA 配置芯片進(jìn)行在系統(tǒng)編程。板上的FPGA 主芯片EP1C6Q240 采用JTAG 接口進(jìn)行數(shù)據(jù)配置，配置芯片EPCS1 采用AS 接