基于Nios的FFT算法軟硬件協(xié)同設(shè)計(jì)

1、    基于Nios的FFT算法軟硬件協(xié)同設(shè)計(jì)    基于Nios的FFT算法軟硬件協(xié)同設(shè)計(jì)    類(lèi)別：?jiǎn)纹瑱C(jī)/DSP      摘要：在深入研究Nios自定制指令的軟硬件接口的基礎(chǔ)上，利用MatlabDSP Builder建立快速傅里葉變換FFT核心運(yùn)算指令基本模型，然后用Altera公司提供的Singacompiler工具對(duì)其進(jìn)行編譯，產(chǎn)生 Quartus能夠識(shí)別的VHDL源程序，并將此程序在Nios中自定制成

2、相關(guān)的FFT運(yùn)算指令。利用自定制的FFT運(yùn)算指令，在Nios中利用C語(yǔ)言 編寫(xiě)基于Nios的FFT算法程序，實(shí)現(xiàn)了FFT運(yùn)算的軟硬件協(xié)同設(shè)計(jì)。經(jīng)測(cè)試表明，將FFT算法加入到Nios嵌入式處理器指令集中，可以幫助系統(tǒng)完成 復(fù)雜的數(shù)據(jù)處理任務(wù)，增強(qiáng)Nios系統(tǒng)的實(shí)時(shí)處理能力。該設(shè)計(jì)方法打破了軟硬件間的屏障，大大加快了系統(tǒng)的功能驗(yàn)證。 在自動(dòng)控制領(lǐng)域，往往要對(duì)被控對(duì)象進(jìn)行狀態(tài)檢測(cè)，從而作出下一步的處理，達(dá)到控制的目的，因此自動(dòng)控制系統(tǒng)離不開(kāi)對(duì)被控系統(tǒng)的狀態(tài)進(jìn)行監(jiān)測(cè)，以便對(duì)其進(jìn)行 處理，例如滾動(dòng)軸承故障、電動(dòng)機(jī)故障等均可以利用頻譜分析法對(duì)其進(jìn)行狀態(tài)監(jiān)測(cè)和故障診斷。要檢測(cè)被控對(duì)象的狀態(tài)，就離不開(kāi)數(shù)字信號(hào)

3、處理，因此，數(shù)字信號(hào)處 理應(yīng)用廣泛。并且FFT(快速傅里葉變換)促進(jìn)了數(shù)字信號(hào)處理的發(fā)展，它可應(yīng)用傅里葉變換理論所能涉及的任何領(lǐng)域。對(duì)于FFT工程的實(shí)現(xiàn)方法有軟件法和硬 件法，即通過(guò)軟件程序完成FFT運(yùn)算，這種方法可適用于各種數(shù)字信號(hào)處理的應(yīng)用場(chǎng)合，很靈活，但缺點(diǎn)是不能進(jìn)行實(shí)時(shí)處理。而使用專(zhuān)用硬件完成數(shù)字信號(hào)處理 的方法能夠?qū)崿F(xiàn)實(shí)時(shí)處理，但外圍電路相對(duì)復(fù)雜，不易擴(kuò)展，靈活性差，且價(jià)格昂貴。因此人們一方面尋求結(jié)構(gòu)簡(jiǎn)單、運(yùn)算速度快，存儲(chǔ)量小的FFI實(shí)現(xiàn)方法，另 一方面采用先進(jìn)的VLSI技術(shù)改進(jìn)實(shí)現(xiàn)FFT的硬件結(jié)構(gòu)，將算法硬件化。 Nios嵌入式處理器是FPGA生產(chǎn)廠(chǎng)商Althera推出的軟核CPU

4、，它是一種面向用戶(hù)的、可靈活定制的通用RISC嵌入式CPU。用戶(hù)可以在 Nios指令系統(tǒng)中增加用戶(hù)自定義指令，以增強(qiáng)對(duì)強(qiáng)實(shí)時(shí)軟件算法的處理能力，可以把一個(gè)復(fù)雜的標(biāo)準(zhǔn)指令序列簡(jiǎn)化為一條用硬件實(shí)現(xiàn)的單個(gè)指令。特別是在需要 使用大量FFT算法的場(chǎng)合，可以根據(jù)用戶(hù)的需要，定制專(zhuān)門(mén)的FFT處理器硬件和定制一些諸如復(fù)數(shù)乘法或復(fù)數(shù)加法等傳統(tǒng)運(yùn)算指令，使Nios系統(tǒng)不但具有常 規(guī)數(shù)字信號(hào)處理器功能，而且具有軟件實(shí)現(xiàn)FFT運(yùn)算處理的特點(diǎn)。 1 FFT算法原理 11 按時(shí)間抽取的基-2 FFT算法 設(shè)序列x(n)長(zhǎng)度為N，且滿(mǎn)足N=2M，M為正整數(shù)。按n的奇偶把x(n)分解為2個(gè)N2點(diǎn)的子序列： 則可將DFT化為

5、： 式中，X1(k)與X2(k)分別是x1(r)及x2(r)的N/2點(diǎn)DFT。 由此可以看到，一個(gè)N點(diǎn)DFT已分解成2個(gè)N2點(diǎn)的DFT。這2個(gè)N2點(diǎn)的DFT再按照式(4)組合成1個(gè)N點(diǎn)DFT。這里應(yīng)該看到 X1(k)，X2(k)只有N2個(gè)點(diǎn)，即k=O，1，(N2)-1。而X(k)卻有N個(gè)點(diǎn)，即k=0，1，N-1，故用式(4)計(jì)算得到的只 是X(k)的前一半的結(jié)果，要用X1(k)，X2(k)來(lái)表達(dá)全部的X(k)值，還必須應(yīng)用系數(shù)的周期性，這樣可得到： 說(shuō)明后半部分k值(N2kN-1)所對(duì)應(yīng)的X1(k)，X2(k)分別等于前半部分k值(Ok(N2)-1)所對(duì)應(yīng)的X1(k)，X2(k)。這樣，就可將

6、X(k)表達(dá)為前后兩部分： 其運(yùn)算關(guān)系可以利用蝶形運(yùn)算流程圖來(lái)形象地描述，圖l為按時(shí)間抽取法的蝶形運(yùn)算流程圖符號(hào)。 圖1 時(shí)間抽取法的蝶形運(yùn)算流程圖 12 按頻率抽取的基-2FFT算法 仍設(shè)序列點(diǎn)數(shù)為N=2M，M為正整數(shù)。在把輸出X(k)按k的奇偶分組之前，先把輸入序列按前、后各一半(不是按偶奇)分開(kāi)，把N點(diǎn)DFT寫(xiě)成2部分，則可將DFT化為： 圖2為按頻率抽取法的蝶形運(yùn)算流程圖符號(hào)，這樣，就把1個(gè)N點(diǎn)DFT按k的奇偶分解為2個(gè)N2點(diǎn)的DFT了。 圖2 頻率抽取法的蝶形運(yùn)算流程圖 由以上分析可知，F(xiàn)FT算法中最核心的是蝶形運(yùn)算單元。而一個(gè)蝶形運(yùn)算單元主要由一次復(fù)數(shù)乘法，兩次復(fù)數(shù)加法構(gòu)成。為此整

7、個(gè)FFT算法中，復(fù)數(shù)乘法和復(fù)數(shù)加法是最為核心的運(yùn)算單元。 2 FFT算法軟硬件協(xié)同設(shè)計(jì) 軟硬件協(xié)同設(shè)計(jì)指對(duì)系統(tǒng)中的軟硬件部分使用統(tǒng)一的描述和工具進(jìn)行集成開(kāi)發(fā)，完成全系統(tǒng)的設(shè)計(jì)驗(yàn)證并跨越軟硬件界面進(jìn)行系統(tǒng)優(yōu)化。其基本的設(shè)計(jì)流程是先用 VHDL語(yǔ)言和C語(yǔ)言進(jìn)行系統(tǒng)描述并進(jìn)行模擬仿真和系統(tǒng)功能驗(yàn)證；然后對(duì)軟硬件實(shí)現(xiàn)進(jìn)行功能劃分，分別用語(yǔ)言進(jìn)行設(shè)計(jì)并將其綜合起來(lái)進(jìn)行功能驗(yàn)證和性能預(yù) 測(cè)等仿真確認(rèn)(協(xié)調(diào)模擬仿真)；其次進(jìn)行軟件和硬件詳細(xì)設(shè)計(jì)；最后進(jìn)行系統(tǒng)測(cè)試。 根據(jù)上面的分析可知，F(xiàn)FT算法中最核心的是蝶形運(yùn)算單元，而復(fù)數(shù)乘法和復(fù)數(shù)加法又是蝶形運(yùn)算單元的核心，因此可以采取Nios的自定義指令功能，定制一

8、條復(fù)數(shù)乘法指令和一條復(fù)數(shù)加法指令，以便完成一次蝶形運(yùn)算。 21 建立Nios嵌入式處理器系統(tǒng) 首先，利用Quartus建立項(xiàng)目工程，選用的目標(biāo)器件為CycloneEP2C5Q：再用SOPCBuider創(chuàng)建Nios組件 模型，生成硬件描述文件，鎖定引腳后進(jìn)行綜合與適配，生成Nios硬件系統(tǒng)下載文件；然后建立Nios嵌入式系統(tǒng)，從SOPC Builder組件欄中加入所需的組件(如NiosCPU核、定時(shí)器Timer、JTAG_UART、Avalon三態(tài)總線(xiàn)橋、鍵輸入IO口和 Flash等)。另外，為了實(shí)現(xiàn)Nios處理器對(duì)EPCS Flash存儲(chǔ)器的讀寫(xiě)訪(fǎng)問(wèn)，還要加入EPCS Serial Flash

9、Controller組件。通過(guò)此控制器將用于FPGA配置的SOF文件和CPU運(yùn)行的軟件一并存于EPCS器件中，以便大大簡(jiǎn)化硬件系統(tǒng)組成 結(jié)構(gòu)。為了保證所有組件的地址安排是合法的，要對(duì)各組件地址實(shí)行自動(dòng)分配；最后進(jìn)行全程編譯(即分析、綜合、適配和輸出文件裝配)，完成Nios硬件系 統(tǒng)的設(shè)計(jì)。 22 利用DSP Builder生成復(fù)數(shù)乘法模塊 使用DSP Builder在FPGA上進(jìn)行DSP模塊的設(shè)計(jì)，可實(shí)現(xiàn)高速DSP處理。但是，在實(shí)際應(yīng)用中，除了要求DSP高速外，由于DSP處理的算法往往比較復(fù) 雜，如果單純使用DSPBuilder來(lái)實(shí)現(xiàn)純硬件的DSP模塊，會(huì)耗費(fèi)過(guò)多的硬件資源，因此有時(shí)也無(wú)法完成

10、許多算法復(fù)雜的模型。而Nios則是一個(gè)建 立在FPGA上的嵌入式微處理器軟核，它有一個(gè)重要的特性是具有自定制指令。在DSP算法中會(huì)反復(fù)出現(xiàn)一些運(yùn)算(如復(fù)數(shù)乘法器、整數(shù)乘法器、浮點(diǎn)乘法器 等)，而在通用的CPU中都沒(méi)有專(zhuān)門(mén)用于復(fù)數(shù)乘法計(jì)算和浮點(diǎn)乘法計(jì)算的相關(guān)指令。在系統(tǒng)設(shè)計(jì)中，利用MA-TLAB、DSP Builder或者VHDL設(shè)計(jì)并生成復(fù)數(shù)乘法器、整數(shù)乘法器、浮點(diǎn)乘法器等硬件模塊。在Quartus環(huán)境中對(duì)上述文件做一些修正后，在SOPC Builder窗口中將它們定制為相應(yīng)的指令，并可設(shè)定或修改執(zhí)行該指令的時(shí)鐘周期。在進(jìn)行DSP算法運(yùn)算時(shí)，可通過(guò)匯編或C語(yǔ)言，甚至C+語(yǔ)言來(lái)運(yùn)用 這些自定義指

11、令進(jìn)行嵌入式程序設(shè)計(jì)。 根據(jù)復(fù)數(shù)運(yùn)算，設(shè)2個(gè)復(fù)數(shù)為a+bj和c+dj，則乘法表述為： 在MATLABSimulink下建立如圖3所示的復(fù)數(shù)乘法模型，圖中的Dataal、Databl和Resultl是DSP Builder中SOPCLibrary中Custom Ins-truction中的模塊，分別對(duì)應(yīng)Nios內(nèi)部ALU的2個(gè)輸入信號(hào)dataa和datab，以及ALU的輸出信號(hào)result。 Datareal、DataImag、DatbReal、Da-thlmag是一個(gè)總線(xiàn)位轉(zhuǎn)換模塊；BusConeatenation是總線(xiàn)復(fù)合模塊。 Dataa toComplex和Datab to Comple

12、x是一個(gè)實(shí)數(shù)轉(zhuǎn)復(fù)數(shù)的模塊，Com-plex Product是復(fù)數(shù)乘法模塊，Real Result是復(fù)數(shù)解出實(shí)部和虛部的模塊。 圖3 復(fù)數(shù)乘法模型 該模型完成了1個(gè)16位的復(fù)數(shù)乘法。在這個(gè)設(shè)計(jì)中，利用Nios32的32位數(shù)據(jù)位寬，把32位分成2部分，分別放入復(fù)數(shù)的實(shí)部和虛部，實(shí)部、虛部的位寬 都是16位，正好構(gòu)成1個(gè)32位數(shù)，兩個(gè)16位復(fù)數(shù)進(jìn)行運(yùn)算后，把結(jié)果設(shè)為16位復(fù)數(shù)，也用32位表示。設(shè)此模型的文件名為co-mplexmdl。并 點(diǎn)擊Signalcompiler，對(duì)complexmdl進(jìn)行轉(zhuǎn)換，在轉(zhuǎn)換窗口中分別作如下選擇：器件選擇Cyclone；綜合器選擇Quart- us；“SOPC In

13、fo”的generate SOPC Builder PTF File項(xiàng)要選擇打勾。分別單擊轉(zhuǎn)換按鈕1-Convert和綜合按鈕2-Synthesis即可將其轉(zhuǎn)換成標(biāo)準(zhǔn)的VHDL語(yǔ)言。 23 在Nios中加入復(fù)數(shù)乘法指令 在已建立的SOPC設(shè)計(jì)中，雙擊CPU項(xiàng)，點(diǎn)擊“Import”按紐，點(diǎn)擊“ADD"按紐，打開(kāi)Complex_eivhd，再點(diǎn)擊 “Readport-list from files"按紐，點(diǎn)擊“ADD to System”按紐，加入該設(shè)計(jì)作為指令執(zhí)行模塊。最后再將整個(gè)項(xiàng)目重新編譯一次，鎖定引腳后，再下載到目標(biāo)器件中。為此即在Nios指令中定制了一條名 為COMP

14、的復(fù)數(shù)乘法指令，在進(jìn)行C語(yǔ)言編程時(shí)，其調(diào)用格式為z=nm_comp(x，y)，其中x和y為兩個(gè)復(fù)數(shù)，其運(yùn)算結(jié)果放在z中。用同樣的方法， 可以建立復(fù)數(shù)加法指令和復(fù)數(shù)減法指令。由此可見(jiàn)，利用DSP Builder很容易地實(shí)現(xiàn)了FFT算法中的復(fù)數(shù)運(yùn)算指令的定制。同時(shí)在定制指令時(shí)，對(duì)于浮點(diǎn)數(shù)的處理，采用統(tǒng)一為幾位二進(jìn)制有效數(shù)字的辦法來(lái)解決的，比 如說(shuō)：小數(shù)位數(shù)固定為4位，整數(shù)位數(shù)固定為6位，那么可以定義一個(gè)向量signal num：std_logic_vector(9down to 0)；在做運(yùn)算的時(shí)候，注意高6位是整數(shù)、低4位是小數(shù)，就可以達(dá)到實(shí)型數(shù)據(jù)的處理。 24 FFT算法軟件設(shè)計(jì) 在Nios硬

15、件系統(tǒng)設(shè)計(jì)完成后，將配置文件下載到指定的FPGA中，通過(guò)SOPC Builder軟件窗口，可進(jìn)入NiosIDE軟件開(kāi)發(fā)環(huán)境進(jìn)行軟件設(shè)計(jì)。 通過(guò)SOPC Buider軟件窗口，啟動(dòng)NiosIDE，然后新建工程，在新建工程的過(guò)程中，選擇剛才產(chǎn)生的CPU，新工程產(chǎn)生后，在工程添加文件，在文件中寫(xiě)入程 序代碼。在軟件編程時(shí)設(shè)計(jì)者可以使用多種方式使用自定制指令，為了簡(jiǎn)化軟件開(kāi)發(fā)者使用自定義指令的編程，在生成的SDK中的.h文件中已經(jīng)包含了自定義指 令的宏定義，可以直接用在C中。下面以基2，8點(diǎn)FFT為例加以說(shuō)明。在定制了兩條復(fù)數(shù)運(yùn)算指令后，可以使用C語(yǔ)言編程實(shí)現(xiàn)FFT算法。由于有基本的復(fù)數(shù) 運(yùn)算指令和復(fù)數(shù)加法指令，為此采用C語(yǔ)言編寫(xiě)程序，其算法變得相當(dāng)簡(jiǎn)單，F(xiàn)FT核心算法如下： 25 系統(tǒng)測(cè)試 采用Altera公司的Cyclone 系列芯片EP2C5Q208C8。用Altera提供的Nios SDK，將編譯后的可執(zhí)行代碼，通過(guò)計(jì)算機(jī)串口下載到FPGA上的Nios系統(tǒng)內(nèi)存中去并運(yùn)行，將輸出結(jié)果與Matlab仿真結(jié)果進(jìn)行了比較。比較結(jié)果如 表1所示，其中參考值是用MATLAB按FFT計(jì)算得到的結(jié)果，測(cè)試值是在Nios中利用C語(yǔ)言編寫(xiě)的FFT程序計(jì)算的結(jié)果，表中某些數(shù)據(jù)誤差較大，是因 為本系統(tǒng)采用定點(diǎn)數(shù)據(jù)精度不夠，只要增加定點(diǎn)數(shù)據(jù)的位數(shù)就可提高運(yùn)算的精度。 3 結(jié)束語(yǔ) N