數(shù)字電子技術(shù)期末復(fù)習(xí)題庫及答案

1、精選優(yōu)質(zhì)文檔-傾情為你奉上第1單元 能力訓(xùn)練檢測題 一、填空題1、由二值變量所構(gòu)成的因果關(guān)系稱為 邏輯 關(guān)系。能夠反映和處理 邏輯 關(guān)系的數(shù)學(xué)工具稱為邏輯代數(shù)。2、在正邏輯的約定下，“1”表示 高 電平，“0”表示 低 電平。3、數(shù)字電路中，輸入信號(hào)和輸出信號(hào)之間的關(guān)系是 邏輯 關(guān)系，所以數(shù)字電路也稱為 邏輯 電路。在 邏輯 關(guān)系中，最基本的關(guān)系是 與邏輯 、 或邏輯 和 非邏輯 。4、用來表示各種計(jì)數(shù)制數(shù)碼個(gè)數(shù)的數(shù)稱為 基數(shù) ，同一數(shù)碼在不同數(shù)位所代表的 權(quán) 不同。十進(jìn)制計(jì)數(shù)各位的 基數(shù) 是10， 位權(quán) 是10的冪。5、 8421 BCD碼和 2421 碼是有權(quán)碼； 余3 碼和 格雷 碼是無

2、權(quán)碼。6、 進(jìn)位計(jì)數(shù)制 是表示數(shù)值大小的各種方法的統(tǒng)稱。一般都是按照進(jìn)位方式來實(shí)現(xiàn)計(jì)數(shù)的，簡稱為 數(shù) 制。任意進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)時(shí)，均采用 按位權(quán)展開求和 的方法。7、十進(jìn)制整數(shù)轉(zhuǎn)換成二進(jìn)制時(shí)采用 除2取余 法；十進(jìn)制小數(shù)轉(zhuǎn)換成二進(jìn)制時(shí)采用 乘2取整 法。8、十進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制和十六進(jìn)制時(shí)，應(yīng)先轉(zhuǎn)換成 二進(jìn) 制，然后再根據(jù)轉(zhuǎn)換的 二進(jìn) 數(shù)，按照 三個(gè)數(shù)碼 一組轉(zhuǎn)換成八進(jìn)制；按 四個(gè)數(shù)碼 一組轉(zhuǎn)換成十六進(jìn)制。9、邏輯代數(shù)的基本定律有 交換 律、 結(jié)合 律、 分配 律、 反演 律和 非非 律。10、最簡與或表達(dá)式是指在表達(dá)式中 與項(xiàng)中的變量 最少，且 或項(xiàng) 也最少。13、卡諾圖是將代表 最小項(xiàng)

3、 的小方格按 相鄰 原則排列而構(gòu)成的方塊圖?？ㄖZ圖的畫圖規(guī)則：任意兩個(gè)幾何位置相鄰的 最小項(xiàng) 之間，只允許 一位變量 的取值不同。14、在化簡的過程中，約束項(xiàng)可以根據(jù)需要看作 1 或 0 。二、判斷正誤題1、奇偶校驗(yàn)碼是最基本的檢錯(cuò)碼，用來使用PCM方法傳送訊號(hào)時(shí)避免出錯(cuò)。（ 對 ）2、異或函數(shù)與同或函數(shù)在邏輯上互為反函數(shù)。 （ 對 ）3、8421BCD碼、2421BCD碼和余3碼都屬于有權(quán)碼。 （ 錯(cuò) ）4、二進(jìn)制計(jì)數(shù)中各位的基是2，不同數(shù)位的權(quán)是2的冪。 （ 對 ）3、每個(gè)最小項(xiàng)都是各變量相“與”構(gòu)成的，即n個(gè)變量的最小項(xiàng)含有n個(gè)因子。（ 對 ）4、因?yàn)檫壿嫳磉_(dá)式A+B+AB=A+B成立，

4、所以AB=0成立。 （ 錯(cuò) ）5、邏輯函數(shù)F=A+B+C+B已是最簡與或表達(dá)式。 （ 錯(cuò) ）6、利用約束項(xiàng)化簡時(shí)，將全部約束項(xiàng)都畫入卡諾圖，可得到函數(shù)的最簡形式。（ 錯(cuò) ）7、卡諾圖中為1的方格均表示邏輯函數(shù)的一個(gè)最小項(xiàng)。 （ 對 ）8、在邏輯運(yùn)算中，“與”邏輯的符號(hào)級(jí)別最高。 （ 對 ）9、標(biāo)準(zhǔn)與或式和最簡與或式的概念相同。 （ 對 ）10、二極管和三極管在數(shù)字電路中可工作在截止區(qū)、飽和區(qū)和放大區(qū)。 （ 錯(cuò) ）三、選擇題1、邏輯函數(shù)中的邏輯“與”和它對應(yīng)的邏輯代數(shù)運(yùn)算關(guān)系為（ B ）。A、邏輯加 B、邏輯乘 C、邏輯非2、十進(jìn)制數(shù)100對應(yīng)的二進(jìn)制數(shù)為（ C ）。A、 B、 C、 D、3、和

5、邏輯式表示不同邏輯關(guān)系的邏輯式是（ B ）。A、 B、 C、 D、4、數(shù)字電路中機(jī)器識(shí)別和常用的數(shù)制是（ A ）。A、二進(jìn)制 B、八進(jìn)制 C、十進(jìn)制 D、十六進(jìn)制5、以下表達(dá)式中符合邏輯運(yùn)算法則的是（ D ）。 A、C·C=C2 B、1+1=10 C、0<1 D、A+1=16、A+BC=（ C ）。A、A+B B、A+C C、（A+B）（A+C） D、B+C7、在（ D ）輸入情況下，“與非”運(yùn)算的結(jié)果是邏輯0。 A、全部輸入是0 B、任一輸入是0 C、僅一輸入是0 D、全部輸入是1四、簡述題1、邏輯代數(shù)與普通代數(shù)有何異同？答：邏輯代數(shù)中僅含有0和1兩個(gè)數(shù)碼，普通代數(shù)含有的數(shù)碼

6、是09個(gè)，邏輯代數(shù)是邏輯運(yùn)算，普通代數(shù)是加、減、乘、除運(yùn)算。2、什么是最小項(xiàng)？最小項(xiàng)具有什么性質(zhì)？答：一個(gè)具有n個(gè)邏輯變量的與或表達(dá)式中，若每個(gè)變量以原變量或反變量形式僅出現(xiàn)一次，就可組成2n個(gè)“與”項(xiàng)，我們把這些“與”項(xiàng)稱為n個(gè)變量的最小項(xiàng)，分別記為mn。最小項(xiàng)具備下列性質(zhì)：對于任意一個(gè)最小項(xiàng)，只有一組變量取值使它的值為1,而變量取其余各組值時(shí)，該最小項(xiàng)均為0。任意兩個(gè)不同的最小項(xiàng)之積恒為0。變量全部最小項(xiàng)這和恒等于1。3、試述卡諾圖化簡邏輯函數(shù)的原則和步驟。答：利用卡諾圖化簡邏輯函數(shù)式的步驟：根據(jù)變量的數(shù)目，畫出相應(yīng)方格數(shù)的卡諾圖；根據(jù)邏輯函數(shù)式，把所有為“1”的項(xiàng)畫入卡諾圖中；用卡諾圈把

7、相鄰最小項(xiàng)進(jìn)行合并，合并時(shí)就遵照卡諾圈最大化原則；根據(jù)所圈的卡諾圈，消除圈內(nèi)全部互非的變量，每一個(gè)圈作為一個(gè)“與”項(xiàng)，將各“與”項(xiàng)相或，即為化簡后的最簡與或表達(dá)式。 五、計(jì)算題1、用代數(shù)法化簡下列邏輯函數(shù)解：解：解： 解：2、用卡諾圖化簡下列邏輯函數(shù)F（A, B, C, D）= m（3, 4, 5, 7, 9, 13, 14, 15）在圖中，m5, m7, m13, m15雖然可畫成一個(gè)圈，但它的每一個(gè)最小項(xiàng)均被別的卡諾圈圈過，因此是多余圈。F (A,B,C,D) = m(1,3,5,7,9,11,13)圈零法:本題0的數(shù)量遠(yuǎn)少于1的數(shù)量，使用圈零法較簡便。3、完成下列數(shù)制之間的轉(zhuǎn)換（365）

8、10（ ）2（555 ）8（16D ）16 （11101.1）2（29.5）10（ 35.4）8（1D.8）16 （57.625）10（.101)2=（71.5 ）8（ 39.A ）164、完成下列數(shù)制與碼制之間的轉(zhuǎn)換（6分）（47）10（ ）8421碼 （25.25）10（ . ）8421BCD （31.2）8第2單元 能力訓(xùn)練檢測題 一、填空題： 1、基本邏輯關(guān)系的電路稱為 邏輯門 ，其中最基本的有 與門 、 或門 和 非 門。常用的復(fù)合邏輯門有 與非 門、 或非 門、 與或非 門、 異或 門和 同或 門。2、CMOS集成電路是由 增強(qiáng) 型 PMOS 管和 增強(qiáng) 型 NMOS 管組成的互補(bǔ)

9、對稱MOS門電路，其中CC4000系列和 高速 系列是它的主要子系列。3、功能為“有0出1、全1出0”的門電路是 與非 門；具有“ 有1出1，全0出0 ”功能的門電路是或門；實(shí)際中集成 與非 門應(yīng)用的最為普遍。4、普通的TTL與非門輸出只有 高電平“1” 和 低電平“0” 兩種狀態(tài)；TTL三態(tài)與非門除了具有 1 態(tài)和 0 態(tài)，還有第三種狀態(tài) 高阻 態(tài)，三態(tài)門可以實(shí)現(xiàn) 總線 結(jié)構(gòu)。5、集成電極開路的TTL與非門又稱為 OC 門，其輸出可以 “線與 。6、TTL集成電路和CMOS集成電路相比較， TTL 集成門的帶負(fù)載能力較強(qiáng)， CMOS 集成門的抗干擾能力較強(qiáng)。7、當(dāng)外界干擾較小時(shí)，TTL 與非

10、 門閑置的輸入端可以 懸空 處理；TTL 或非 門不使用的閑置輸入端應(yīng)與 地 相接；CMOS門輸入端口為“與”邏輯關(guān)系時(shí)，閑置的輸入端應(yīng)接 高 電平，具有“或”邏輯端口的CMOS門多余的輸入端應(yīng)接 低 電平；即CMOS門的閑置輸入端不允許 懸空 。二、判斷正誤題1、所有的集成邏輯門，其輸入端子均為兩個(gè)或兩個(gè)以上。 （ 錯(cuò) ）2、根據(jù)邏輯功能可知，異或門的反是同或門。 （ 對 ）3、具有圖騰結(jié)構(gòu)的 TTL 與非門可以實(shí)現(xiàn)“線與”邏輯功能。 （ 錯(cuò) ）4、邏輯門電路是數(shù)字邏輯電路中的最基本單元。 （ 對 ）5、TTL和CMOS兩種集成電路與非門，其閑置輸入端都可以懸空處理。 （ 錯(cuò) ）6、74LS

11、 系列產(chǎn)品是TTL集成電路的主流，應(yīng)用最為廣泛。 （ 對 ）7、74LS系列集成芯片屬于TTL型，CC4000系列集成芯片屬于CMOS型。 （ 對 ）8、OC門可以不僅能夠?qū)崿F(xiàn)“總線”結(jié)構(gòu)，還可構(gòu)成與或非邏輯。 （ 對 ）9、CMOS電路的帶負(fù)載能力和抗干擾能力均比TTL電路強(qiáng)。 （ 錯(cuò) ）三、選擇題1、具有“有1出0、全0出1”功能的邏輯門是（ B ）。A、與非門 B、或非門 C、異或門 D、同或門2、CMOS電路的電源電壓范圍較大，約在（ B ）。A、5V5V B、318V C、515V D、5V3、若將一個(gè)TTL異或門當(dāng)做反相器使用，則異或門的A和B輸入端應(yīng)：（ A ）。A、B輸入端接高

12、電平，A輸入端做為反相器輸入端B、B輸入端接低電平，A輸入端做為反相器輸入端C、A、B兩個(gè)輸入端并聯(lián)，做為反相器的輸入端D、不能實(shí)現(xiàn)4、（ C ）的輸出端可以直接并接在一起，實(shí)現(xiàn)“線與”邏輯功能。A、TTL與非門 B、三態(tài)門 C、OC門 D、異或門5、（ A ）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線。A、三態(tài)門 B、TTL與非門 D、異或門 C、OC門 6、一個(gè)兩輸入端的門電路，當(dāng)輸入為1 0時(shí)，輸出不是1的門電路為（ C ）。A、與非門 B、或門 C、或非門 D、異或門7、一個(gè)四輸入的與非門，使其輸出為0的輸入變量取值組合有（ B ）。A、15種 B、1種 C、3種

13、D、7種四、簡述題1、數(shù)字電路中，正邏輯和負(fù)邏輯是如何規(guī)定的？答：數(shù)字電路中只有高、低電平兩種取值。用邏輯“1”表示高電平，用邏輯“0”表示低電平的方法稱為正邏輯；如果用邏輯“0”表示高電平，用邏輯“1”表示低電平，則稱為負(fù)邏輯。2、你能說出常用復(fù)合門電路的種類嗎？它們的功能如何？答：常用的復(fù)合門有與非門、或非門、與或非門、異或門和同或門。其中與非門的功能是“有0出1，全1出0”；或非門的功能是“有1出0，全0出1”；與或非門的功能是“只要1個(gè)與門輸出為1，輸出為0，兩個(gè)與門全部輸出為0時(shí)，輸出為1”；異或門的功能是“相異出1，相同出0”；同或門的功能是“相同出1，相異出0”。3、TTL與非門

14、閑置的輸入端能否懸空處理？CMOS與非門呢？答：TTL與非門閑置的輸入端一般也不要懸空處理，但當(dāng)外界干擾較小時(shí)，就可以把閑置的輸入端懸空處理；而CMOS與非門閑置的輸入端是不允許懸空處理的。4、試述TTL與非門和OC門、三態(tài)門的主要區(qū)別是什么？答： TTL與非門采用的推挽輸出，通常不允許將幾個(gè)同類門的輸出端并聯(lián)起來使用，正常情況下，TTL與非門輸出對輸入可實(shí)現(xiàn)與非邏輯；集電極開路的TTL與非門又稱為OC門，多個(gè)OC門的輸出端可并聯(lián)起來使用，實(shí)現(xiàn)“線與”邏輯功能，還可用作與或非邏輯運(yùn)算等；三態(tài)門和TTL與非門相比，結(jié)構(gòu)上多出了一個(gè)使能端，讓使能端處有效狀態(tài)時(shí)，三態(tài)門與TTL與非門功能相同，若使能

15、端處無效態(tài)，則三態(tài)門輸出呈高阻態(tài)，這時(shí)無論輸入如何，輸出均為高阻態(tài)。5、若把與非門、或非門、異或門當(dāng)做非門使用時(shí)，它們的輸入端應(yīng)如何連接？答：若把與非門做非門使用，只需將與非門的輸入端并聯(lián)起來即可；若把或非門當(dāng)做非門使用，只需把其它輸入端接地，讓剩余的一個(gè)輸入端作非門輸入即可；若把異或門當(dāng)做非門使用，只需把其它輸入端接高電平，讓剩余的一個(gè)輸入端作非門輸入即可。6、提高CMOS門電路的電源電壓可提高電路的抗干擾能力，TTL門電路能否這樣做？為什么？答：TTL門電路是不能采取提高電源電壓的方式來提高電路抗干擾能力的。因?yàn)?，TTL集成電路的電源電壓是特定的，其變化范圍很窄，通常在4.55.5V。五、

16、分析題1、已知輸入信號(hào)A、B的波形和輸出Y1、Y2、Y3、Y4的波形如圖2.5.1所示，試判斷各為哪種邏輯門，并畫出相應(yīng)邏輯門圖符號(hào),寫出相應(yīng)邏輯表達(dá)式。ABY1Y3Y2圖2.46 2.5.1檢測題波形圖Y4tttttt解：觀察圖示波形，判斷出Y1是與門；Y2是異或門；Y3是與非門；Y4是同或門。它們相應(yīng)的圖符號(hào)如下：&Y1AB&Y3AB=1Y2AB=1Y4ABY3ABY1ABY2ABY4AB 圖2.47 題2.5.2電路與波形圖LABCD2、電路如圖2.47（a）所示，其輸入變量的波形如圖（b）所示。試判斷圖中發(fā)光二極管在哪些時(shí)段會(huì)亮。（7分）解：由電路圖可得，當(dāng)L為低電平時(shí)

17、，發(fā)光二極管會(huì)亮，圖中列真值表分析：ABCDABCDL0000001000100100100010011010010000101010010110001011000110000011001001101000110110011100100110110011101001111110發(fā)光管在t1t2期間、t5t6期間會(huì)亮。3、試寫出圖2.48所示數(shù)字電路的邏輯函數(shù)表達(dá)式，并判斷其功能。（8分）解：電路的邏輯函數(shù)表達(dá)式為：列真值表：ABCF00000010010001111000101111011111輸入變量中有兩個(gè)或兩個(gè)以上為1時(shí)，輸出才為1，因此電路功能為多數(shù)表決器電路。第3單元 能力訓(xùn)練檢測題

18、 一、填空題： 1、能將某種特定信息轉(zhuǎn)換成機(jī)器識(shí)別的 二進(jìn) 制數(shù)碼的 組合 邏輯電路，稱之為 編碼 器；能將機(jī)器識(shí)別的 二進(jìn) 制數(shù)碼轉(zhuǎn)換成人們熟悉的 十進(jìn) 制或某種特定信息的 組合 邏輯電路，稱為 譯碼 器。 2、在多數(shù)數(shù)據(jù)選送過程中，能夠根據(jù)需要將其中任意一路挑選出來的電路，稱之為 數(shù)據(jù)選擇 器，也叫做 多路 開關(guān)。3、74LS147是 10 線 4 線的集成優(yōu)先編碼器；74LS148芯片是 8 線 3 線的集成優(yōu)先編碼器。4、74LS148的使能端 為低電平 時(shí)允許編碼；當(dāng) 1 時(shí)各輸出端及、均封鎖，編碼被禁止。5、兩片集成譯碼器74LS138芯片級(jí)聯(lián)可構(gòu)成一個(gè) 4 線 16 線譯碼器。6

19、、LED是指 半導(dǎo)體 數(shù)碼管顯示器件。二、判斷正誤題1、組合邏輯電路的輸出只取決于輸入信號(hào)的現(xiàn)態(tài)。 （ 對 ）2、3線8線譯碼器電路是三八進(jìn)制譯碼器。 （ 錯(cuò) ）3、已知邏輯功能，求解邏輯表達(dá)式的過程稱為邏輯電路的設(shè)計(jì)。 （ 對 ）4、編碼電路的輸入量一定是人們熟悉的十進(jìn)制數(shù)。 （ 錯(cuò) ）5、74LS138集成芯片可以實(shí)現(xiàn)任意變量的邏輯函數(shù)。 （ 錯(cuò) ）6、組合邏輯電路中的每一個(gè)門實(shí)際上都是一個(gè)存儲(chǔ)單元。 （ 錯(cuò) ）7、共陰極結(jié)構(gòu)的顯示器需要低電平驅(qū)動(dòng)才能顯示。 （ 錯(cuò) ）8、只有最簡的輸入、輸出關(guān)系，才能獲得結(jié)構(gòu)最簡的邏輯電路。 （ 對 ）三、選擇題1、下列各型號(hào)中屬于優(yōu)先編譯碼器是（ C

20、）。A、74LS85 B、74LS138 C、74LS148 D、74LS482、七段數(shù)碼顯示管TS547是（ B ）。A、共陽極LED管 B、共陰極LED管 C、共陽極LCD管 D、共陰極LCD管3、八輸入端的編碼器按二進(jìn)制數(shù)編碼時(shí)，輸出端的個(gè)數(shù)是（ B ）。A、2個(gè) B、3個(gè) C、4個(gè) D、8個(gè)4、四輸入的譯碼器，其輸出端最多為（ D ）。A、4個(gè) B、8個(gè) C、10個(gè) D、16個(gè)5、當(dāng)74LS148的輸入端按順序輸入時(shí)，輸出為（ C ）。A、101 B、010 C、001 D、1106、譯碼器的輸入量是（ A ）。A、二進(jìn)制 B、八進(jìn)制 C、十進(jìn)制 D、十六進(jìn)制7、編碼器的輸出量是（ A

21、 ）。A、二進(jìn)制 B、八進(jìn)制 C、十進(jìn)制 D、十六進(jìn)制四、簡述題1、試述組合邏輯電路的特點(diǎn)？答：組合邏輯電路的特點(diǎn)是：任意時(shí)刻，電路輸出狀態(tài)僅取決于該時(shí)刻的輸入狀態(tài)。2、分析組合邏輯電路的目的是什么？簡述分析步驟。答：分析組合邏輯電路，目的就是清楚該電路的功能。分析步驟一般有以下幾個(gè)步驟：根據(jù)已知邏輯電路圖寫出相應(yīng)邏輯函數(shù)式；對寫出的邏輯函數(shù)式進(jìn)行化簡。如果從最簡式中可直接看出電路功能，則以下步驟可省略；根據(jù)最簡邏輯式寫出相應(yīng)電路真值表，由真值表輸出、輸入關(guān)系找出電路的功能；指出電路功能。3、何謂編碼？二進(jìn)制編碼和二十進(jìn)制編碼有何不同？ 答：編碼就是將人們熟悉的十進(jìn)制數(shù)或某個(gè)特定信息用相應(yīng)的高

22、、低電平輸入，使輸出轉(zhuǎn)換成機(jī)器識(shí)別的十進(jìn)制代碼的過程。二進(jìn)制編碼就是以自然二進(jìn)制碼進(jìn)行代碼編制，而二十進(jìn)制編碼則是用多位二進(jìn)制數(shù)碼表示1位十進(jìn)制數(shù)碼的代碼編制。4、何謂譯碼？譯碼器的輸入量和輸出量在進(jìn)制上有何不同？答：譯碼就是把機(jī)器識(shí)別的二進(jìn)制碼譯為人們熟悉的十進(jìn)制碼或特定信息的過程。以二十進(jìn)制譯碼為例，譯碼器的輸入量是十進(jìn)制代碼，輸出量是人們熟悉的十進(jìn)制。五、分析題1、根據(jù)表3-15所示內(nèi)容，分析其功能，并畫出其最簡邏輯電路圖。表3-15 組合邏輯電路真值表輸 入輸 出A B CF0 0 010 0 100 1 000 1 101 0 001 0 101 1 001 1 11分析：從真值表輸

23、入、輸出關(guān)系可寫出相應(yīng)邏輯函數(shù)式為： 顯然，電路輸入相同時(shí)，輸出才為1，否則為0。因此該電路是一個(gè)三變量一致電路。&1=1AFBCD(a)11&AFBC1(b)圖3.45 題3.5.2邏輯電路2、寫出圖3.45所示邏輯電路的最簡邏輯函數(shù)表達(dá)式。分析：（a）圖的邏輯函數(shù)式為：（b）圖的邏輯函數(shù)式為：六、設(shè)計(jì)題1、畫出實(shí)現(xiàn)邏輯函數(shù)的邏輯電路。設(shè)計(jì)：對邏輯函數(shù)式進(jìn)行化簡： 根據(jù)上述最簡式可畫出邏輯電路為：&1ABC&F2、設(shè)計(jì)一個(gè)三變量的判偶邏輯電路，其中0也視為偶數(shù)。設(shè)計(jì)：根據(jù)題目要求寫出邏輯功能真值表如下;A B CF0 0 00 0 10 1 00 1 11 0

24、 01 0 11 1 01 1 110010110根據(jù)真值表寫出邏輯函數(shù)式并化簡為最簡與或式如下： &1ABCF111&&&3、用與非門設(shè)計(jì)一個(gè)三變量的多數(shù)表決器邏輯電路。（10分）設(shè)計(jì)：根據(jù)題目要求寫出邏輯功能真值表如下：A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111根據(jù)真值表寫出邏輯函數(shù)式并化簡為最簡與或式如下： 根據(jù)上述最簡式畫出相應(yīng)邏輯電路圖如下：ABC&&&F&4、用與非門設(shè)計(jì)一個(gè)組合邏輯電路，完成如下功能：只有當(dāng)三個(gè)裁判（包括裁判長）或裁判長和一個(gè)裁判認(rèn)為杠

25、鈴已舉起并符合標(biāo)準(zhǔn)時(shí)，按下按鍵，使燈亮（或鈴響），表示此次舉重成功，否則，表示舉重失敗。設(shè)計(jì)：根據(jù)題意取三個(gè)裁判分別為輸入變量A、B、C，A為裁判長，設(shè)按下按鍵輸入為1，否則為0，舉重成功為1，舉重失敗為0，據(jù)題意列出相應(yīng)真值表如下：A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100000111根據(jù)真值表寫出邏輯函數(shù)式并化簡為最簡與或式如下： 根據(jù)上述最簡式畫出相應(yīng)邏輯電路圖如下：ABC&&F&第4單元 能力訓(xùn)練檢測題 一、填空題1、兩個(gè)與非門構(gòu)成的基本RS觸發(fā)器的功能有 置0 、 置1 和 保持 。電路中不允許兩個(gè)輸入端同

26、時(shí)為 低電平 ，否則將出現(xiàn)邏輯混亂。2、通常把一個(gè)CP脈沖引起觸發(fā)器多次翻轉(zhuǎn)的現(xiàn)象稱為 空翻 ，有這種現(xiàn)象的觸發(fā)器是 鐘控的RS 觸發(fā)器，此類觸發(fā)器的工作屬于 電平 觸發(fā)方式。3、為有效地抑制“空翻”，人們研制出了 邊沿 觸發(fā)方式的 主從型JK 觸發(fā)器和 維持阻塞型D 觸發(fā)器。4、JK觸發(fā)器具有 置0 、 置1 、 保持 和 翻轉(zhuǎn) 四種功能。欲使JK觸發(fā)器實(shí)現(xiàn)的功能，則輸入端J應(yīng)接 高電平1 ，K應(yīng)接 高電平1 。5、D觸發(fā)器的輸入端子有 1 個(gè)，具有 置0 和 置1 的功能。6、觸發(fā)器的邏輯功能通?？捎?特征議程 、 狀態(tài)轉(zhuǎn)換圖 、 功能真值表 和 時(shí)序波形圖 等多種方法進(jìn)行描述。7、組合邏

27、輯電路的基本單元是 門電路 ，時(shí)序邏輯電路的基本單元是 觸發(fā)器 。8、JK觸發(fā)器的次態(tài)方程為 Qn+1=j Qn+K Qn ；D觸發(fā)器的次態(tài)方程為 Qn+1= Dn 。9、觸發(fā)器有兩個(gè)互非的輸出端Q和，通常規(guī)定Q=1，=0時(shí)為觸發(fā)器的 1 狀態(tài)；Q=0，=1時(shí)為觸發(fā)器的 0 狀態(tài)。10、兩個(gè)與非門組成的基本RS觸發(fā)器，正常工作時(shí)，不允許 0 ，其特征方程為 ，約束條件為 。11、鐘控的RS觸發(fā)器，在正常工作時(shí)，不允許輸入端R=S= 1 ，其特征方程為 ，約束條件為 SR=0 。12、把JK觸發(fā)器 兩個(gè)輸入端子連在一起作為一個(gè)輸入 就構(gòu)成了T觸發(fā)器，T觸發(fā)器具有的邏輯功能是 保持 和 翻轉(zhuǎn) 。1

28、3、讓 T 觸發(fā)器恒輸入“1”就構(gòu)成了T'觸發(fā)器，這種觸發(fā)器僅具有 翻轉(zhuǎn) 功能。二、正誤識(shí)別題1、僅具有保持和翻轉(zhuǎn)功能的觸發(fā)器是RS觸發(fā)器。 （ 錯(cuò) ）2、基本的RS觸發(fā)器具有“空翻”現(xiàn)象。 （ 錯(cuò) ）3、鐘控的RS觸發(fā)器的約束條件是：RS=0。 （ 錯(cuò) ）4、JK觸發(fā)器的特征方程是：。 （ 錯(cuò) ）5、D觸發(fā)器的輸出總是跟隨其輸入的變化而變化。 （ 對 ）6、CP=0時(shí)，由于JK觸發(fā)器的導(dǎo)引門被封鎖而觸發(fā)器狀態(tài)不變。 （ 對 ）7、主從型JK觸發(fā)器的從觸發(fā)器開啟時(shí)刻在CP下降沿到來時(shí)。 （ 對 ）8、觸發(fā)器和邏輯門一樣，輸出取決于輸入現(xiàn)態(tài)。 （ 錯(cuò) ）9、維持阻塞D觸發(fā)器狀態(tài)變化在CP

29、下降沿到來時(shí)。 （ 錯(cuò) ）10、凡采用電位觸發(fā)方式的觸發(fā)器，都存在“空翻”現(xiàn)象。 （ 錯(cuò) ）三、選擇題1、僅具有置“0”和置“1”功能的觸發(fā)器是（ C ）。A、基本RS觸發(fā)器 B、鐘控RS觸發(fā)器 C、D觸發(fā)器 D、JK觸發(fā)器2、由與非門組成的基本RS觸發(fā)器不允許輸入的變量組合為（ A ）。A、00 B、01 C、10 D、113、鐘控RS觸發(fā)器的特征方程是（ D ）。A、 B、C、 D、4、僅具有保持和翻轉(zhuǎn)功能的觸發(fā)器是（ B ）。A、JK觸發(fā)器 B、T觸發(fā)器 C、D觸發(fā)器 D、T觸發(fā)器5、觸發(fā)器由門電路構(gòu)成，但它不同門電路功能，主要特點(diǎn)是具有（ C ）A、翻轉(zhuǎn)功能 B、保持功能 C、記憶功能

30、 D、置0置1功能6、TTL集成觸發(fā)器直接置0端和直接置1端在觸發(fā)器正常工作時(shí)應(yīng)（ C ）A、=1，=0 B、=0，=1C、保持高電平“1” D、保持低電平“0”7、按觸發(fā)器觸發(fā)方式的不同，雙穩(wěn)態(tài)觸發(fā)器可分為（ C ）A、高電平觸發(fā)和低電平觸發(fā) B、上升沿觸發(fā)和下降沿觸發(fā)C、電平觸發(fā)或邊沿觸發(fā) D、輸入觸發(fā)或時(shí)鐘觸發(fā)8、按邏輯功能的不同，雙穩(wěn)態(tài)觸發(fā)器可分為（ D ）。A、RS、JK、D、T等 B、主從型和維持阻塞型C、TTL型和MOS型 D、上述均包括9、為避免“空翻”現(xiàn)象，應(yīng)采用（ B ）方式的觸發(fā)器。A、主從觸發(fā) B、邊沿觸發(fā) C、電平觸發(fā)10、為防止“空翻”，應(yīng)采用（ C ）結(jié)構(gòu)的觸發(fā)器

31、。A、TTL B、MOS C、主從或維持阻塞四、簡述題1、時(shí)序邏輯電路的基本單元是什么？組合邏輯電路的基本單元又是什么？答：時(shí)序邏輯電路的基本單元是觸發(fā)器，組合邏輯電路的基本單元是門電路。2、何謂“空翻”現(xiàn)象？抑制“空翻”可采取什么措施？答：在時(shí)鐘脈沖CP1期間，觸發(fā)器的輸出隨輸入發(fā)生多次翻轉(zhuǎn)的現(xiàn)象稱為空翻。抑制空翻的最好措施就是讓觸發(fā)器采取邊沿觸發(fā)方式。3、試分別寫出鐘控RS觸發(fā)器、JK觸發(fā)器和D觸發(fā)器的特征方程。答：鐘控RS觸發(fā)器的特征方程：，SR=0（約束條件）；JK觸發(fā)器的特征方程：； D觸發(fā)器的特征方程：Q n +1= D n。4、你能否推出由兩個(gè)或非門組成的基本RS觸發(fā)器的功能？寫

32、出其真值表?；蚍情T構(gòu)成的基本RS觸發(fā)器1門1RS1門2答：由兩個(gè)或非門組成的基本RS觸發(fā)器如圖所示，其功能與鐘控RS觸發(fā)器相同，所不同點(diǎn)是或非門構(gòu)成的基本RS觸發(fā)器是電平觸發(fā)方式，沒有時(shí)鐘脈沖控制。功能真值表也與鐘控RS觸發(fā)器完全相同。五、分析題1、已知TTL主從型JK觸發(fā)器的輸入控制端J和K及CP脈沖波形如圖4.23所示，試根據(jù)它們的波形畫出相應(yīng)輸出端Q的波形。CPJK圖4.23 題4.5.1波形圖CPJKQ解：2、寫出圖4.24所示各邏輯電路的次態(tài)方程。解：（a）圖： （b）圖： （c）圖：（d）圖： （e）圖： （f）圖：1D C1QACP（a）1D C1QCP（b）1D C1QCP（c

33、）1J C11KQ1CP（d）圖4.24 題4.5.2邏輯圖1J C11KQCP（e）1J C11KQCP（f）3、分析圖4.25所示邏輯功能。圖4.25解：（1） 驅(qū)動(dòng)方程：J0=1 , K0=1= （2）狀態(tài)方程： （3）輸出方程：Y=（4）狀態(tài)轉(zhuǎn)換圖 (右圖所示)：（5）功能：同步的、穆爾型的、四進(jìn)制加法器。4、電路如圖4.26所示：(1) 圖示電路中采用什么觸發(fā)方式；(2) 分析下圖所示時(shí)序邏輯電路，并指出其邏輯功能；(3) 設(shè)觸發(fā)器初態(tài)為0，畫出在CP脈沖下Q0和Q1的波形。JCPQCQ0Q1KJQCK“1”圖4.26 題4.5.4邏輯圖解：JK觸發(fā)器采用的都是邊沿觸發(fā)方式；分析電路

34、：電路驅(qū)動(dòng)方程：J0K01，J1K1Q0，將驅(qū)動(dòng)方程代入觸發(fā)器的特征方程可得：，。功能真值表：Q1n Q0nQ1n+1 Q0n+10 00 10 11 01 01 11 10 0由功能真值表可看出，這是一個(gè)2位四進(jìn)制加計(jì)數(shù)器。電路初態(tài)為0，畫出其時(shí)序波形圖如下：CPQ0Q1第5單元 能力訓(xùn)練檢測題 一、填空題1、時(shí)序邏輯電路通常由 組合邏輯電路 和 存儲(chǔ)電路 兩部分組成。2、根據(jù)時(shí)序邏輯電路按各位觸發(fā)器接受 時(shí)鐘脈沖控制 信號(hào)的不同，可分為 同 步時(shí)序邏輯電路和 異 步時(shí)序邏輯電路兩大類。3、通常用 驅(qū)動(dòng)方程 、 狀態(tài)方程 和 輸出方程 來描述時(shí)序邏輯電路。4、時(shí)序邏輯電路按照各位觸發(fā)器觸發(fā)器

35、的時(shí)鐘脈沖是否相同可分為 同步時(shí)序邏輯電路 和 異步時(shí)序邏輯電路 兩大類。5、時(shí)序邏輯電路中僅有存儲(chǔ)電路輸出時(shí)，構(gòu)成的電路類型通常稱為 莫爾 型時(shí)序邏輯電路；如果電路輸出除存儲(chǔ)電路輸出外，還包含組合邏輯電路輸出端時(shí)，構(gòu)成的電路類型稱為 米萊 型時(shí)序邏輯電路。6、可以用來暫時(shí)存放數(shù)據(jù)的器件稱為 寄存器 ，若要存儲(chǔ)4位二進(jìn)制代碼，該器件必須有 4位 觸發(fā)器。7、時(shí)序邏輯電路中某計(jì)數(shù)器中的無效碼若在開機(jī)時(shí)出現(xiàn)，不用人工或其它設(shè)備的干預(yù)，計(jì)數(shù)器能夠很快自行進(jìn)入 有效循環(huán)體 ，使無效碼不再出現(xiàn)的能力稱為 自啟動(dòng) 能力。8、若構(gòu)成一個(gè)六進(jìn)制計(jì)數(shù)器，至少要采用 三 位觸發(fā)器，這時(shí)構(gòu)成的電路有 6 個(gè)有效狀態(tài)

36、， 2 個(gè)無效狀態(tài)。9、移位寄存器除有 存儲(chǔ)代碼 的功能外，還有 移位 功能。10、用四位移位寄存器構(gòu)成環(huán)行計(jì)數(shù)器時(shí)，有效狀態(tài)共有 4 個(gè)；若構(gòu)成扭環(huán)計(jì)數(shù)器時(shí)，其有效狀態(tài)是 8 個(gè)。11、寄存器是可用來存放數(shù)碼、運(yùn)算結(jié)果或指令的電路，通常由具有存儲(chǔ)功能的多位 觸發(fā) 器組合起來構(gòu)成。一位 觸發(fā) 器可以存儲(chǔ)1個(gè)二進(jìn)制代碼，存放n個(gè)二進(jìn)制代碼的寄存器，需用n位 觸發(fā) 器來構(gòu)成。12、74LS194是典型的四位 TTL 型集成雙向移位寄存器芯片，具有 左移和右移 、并行輸入、 保持?jǐn)?shù)據(jù) 和 清除數(shù)據(jù) 等功能。13、通常模值相同的同步計(jì)數(shù)器比異步計(jì)數(shù)器的結(jié)構(gòu) 復(fù)雜 ，工作速度 快 。二、判斷題1、集成計(jì)

37、數(shù)器通常都具有自啟動(dòng)能力。 （對）2、使用3個(gè)觸發(fā)器構(gòu)成的計(jì)數(shù)器最多有8個(gè)有效狀態(tài)。 （對）3、同步時(shí)序邏輯電路中各觸發(fā)器的時(shí)鐘脈沖CP不一定相同。 （錯(cuò)）4、利用一個(gè)74LS90可以構(gòu)成一個(gè)十二進(jìn)制的計(jì)數(shù)器。 （錯(cuò)）5、用移位寄存器可以構(gòu)成8421BCD碼計(jì)數(shù)器。 （錯(cuò)）6、555電路的輸出只能出現(xiàn)兩個(gè)狀態(tài)穩(wěn)定的邏輯電平之一。 （對）7、施密特觸發(fā)器的作用就是利用其回差特性穩(wěn)定電路。 （錯(cuò)）8、莫爾型時(shí)序邏輯電路，分析時(shí)可以不寫輸出方程。 （對）9、十進(jìn)制計(jì)數(shù)器是用十進(jìn)制數(shù)碼“09”進(jìn)行計(jì)數(shù)的。 （錯(cuò)）10、利用集成計(jì)數(shù)器芯片的預(yù)置數(shù)功能可獲得任意進(jìn)制的計(jì)數(shù)器。 （對）三、選擇題1、描述時(shí)序

38、邏輯電路功能的兩個(gè)必不可少的重要方程式是（ B ）。A、次態(tài)方程和輸出方程 B、次態(tài)方程和驅(qū)動(dòng)方程 C、驅(qū)動(dòng)方程和時(shí)鐘方程 D、驅(qū)動(dòng)方程和輸出方程2、用8421BCD碼作為代碼的十進(jìn)制計(jì)數(shù)器，至少需要的觸發(fā)器個(gè)數(shù)是（ C ）。A、2 B、3 C、4 D、53、按觸發(fā)器狀態(tài)轉(zhuǎn)換與時(shí)鐘脈沖CP的關(guān)系分類，計(jì)數(shù)器可分為（ A ）兩大類。A、同步和異步 B、加計(jì)數(shù)和減計(jì)數(shù) C、二進(jìn)制和十進(jìn)制4、能用于脈沖整形的電路是（ C ）。A、雙穩(wěn)態(tài)觸發(fā)器 B、單穩(wěn)態(tài)觸發(fā)器 C、施密特觸發(fā)器5、由3級(jí)觸發(fā)器構(gòu)成的環(huán)形和扭環(huán)形計(jì)數(shù)器的計(jì)數(shù)模值依次為（ D ）。A、模6和模3 B、模8和模8 C、模6和模8 D、模3

39、和模66、下列敘述正確的是（ D ）A、譯碼器屬于時(shí)序邏輯電路 B、寄存器屬于組合邏輯電路C、555定時(shí)器是典型的時(shí)序邏輯電路 D、計(jì)數(shù)器屬于時(shí)序邏輯電路 7、利用中規(guī)模集成計(jì)數(shù)器構(gòu)成任意進(jìn)制計(jì)數(shù)器的方法是（ B ）A、復(fù)位法 B、預(yù)置數(shù)法 C、級(jí)聯(lián)復(fù)位法8、設(shè)計(jì)1個(gè)能存放8位二進(jìn)制代碼的寄存器，需要（ A ）觸發(fā)器。A、8位 B、2位 C、3位 D、4位9、在下列器件中，不屬于時(shí)序邏輯電路的是（ C ）A、計(jì)數(shù)器 B、序列信號(hào)檢測器 C、全加器 D、寄存器10、改變555定時(shí)電路的電壓控制端CO的電壓值，可改變（ C ）A、555定時(shí)電路的高、低輸出電平 B、開關(guān)放電管的開關(guān)電平C、比較器的

40、閾值電壓 D、置“0”端的電平值四、簡述題1、說明同步時(shí)序邏輯電路和異步時(shí)序邏輯電路有何不同？答：同步時(shí)序邏輯電路的各位觸發(fā)器是由同一個(gè)時(shí)鐘脈沖控制的；異步時(shí)序邏輯電路的各位觸發(fā)器的時(shí)鐘脈沖控制端各不相同，狀態(tài)變化發(fā)生的時(shí)間通常也不相同。2、鐘控的RS觸發(fā)器能用作移位寄存器嗎？為什么？答：移位寄存器除寄存數(shù)據(jù)外，還能將數(shù)據(jù)在寄存器內(nèi)移位，因此鐘控的RS觸發(fā)器不能用做這類寄存器，因?yàn)樗哂小翱辗眴栴}，若用于移位寄存器中，很可能造成一個(gè)CP脈沖下多次移位現(xiàn)象。用作移位寄存器的觸發(fā)器只能是克服了“空翻”現(xiàn)象的邊沿觸發(fā)器。 3、何謂計(jì)數(shù)器的自啟動(dòng)能力？答：所謂自啟動(dòng)能力：指時(shí)序邏輯電路中某計(jì)數(shù)器中的

41、無效狀態(tài)碼，若在開機(jī)時(shí)出現(xiàn)，不用人工或其它設(shè)備的干預(yù)，計(jì)數(shù)器能夠很快自行進(jìn)入有效循環(huán)體，使無效狀態(tài)碼不再出現(xiàn)的能力。4、施密特觸發(fā)器具有什么顯著特征？主要應(yīng)用有哪些？答：施密特觸發(fā)器的顯著特征有兩個(gè)：一是輸出電壓隨輸入電壓變化的曲線不是單值的，具有回差特性；二是電路狀態(tài)轉(zhuǎn)換時(shí)，輸出電壓具有陡峭的跳變沿。利用施密特觸發(fā)器可對電路中的輸入電信號(hào)進(jìn)行波形整形、波形變換、幅度鑒別及脈沖展寬等。五、分析題1、試用74LS161集成芯片構(gòu)成十二進(jìn)制計(jì)數(shù)器。要求采用反饋預(yù)置法實(shí)現(xiàn)。QAQBQCQDTPCPDADBDCDDCrCOLD741611CP1&解：J1K1Q1J2K2Q2J3K3Q3DCPQ

42、1圖5.42 檢測題5.5.2邏輯圖Q2Q3CPD2、電路及時(shí)鐘脈沖、輸入端D的波形如圖5.42所示，設(shè)起始狀態(tài)為“000”。試畫出各觸發(fā)器的輸出時(shí)序圖，并說明電路的功能。解：分析：（1）電路為同步的米萊型時(shí)序邏輯電路；（2）各觸發(fā)器的驅(qū)動(dòng)方程：J1=D K1= J2=Q1n K2= J3=Q1n K3=各觸發(fā)器的次態(tài)方程： （3）根據(jù)上述方程，寫出相應(yīng)的邏輯功能真值表：CPDQ1n Q2n Q3nQ1n+1 Q2n+1 Q3n+1100 0 00 0 0210 0 01 0 0301 0 00 1 0400 1 00 0 1500 0 10 0 0從功能真值表中可看出，該電路屬于右移移位寄存

43、器。其時(shí)序邏輯圖如圖中紅筆示。3、已知計(jì)數(shù)器的輸出端Q2、Q1、Q0的輸出波形如圖5.43所示，試畫出對應(yīng)的狀態(tài)轉(zhuǎn)換圖，并分析該計(jì)數(shù)器為幾進(jìn)制計(jì)數(shù)器。圖5.43 檢測題5.5.3時(shí)序波形圖解：狀態(tài)轉(zhuǎn)換關(guān)系為：101010011000100001110。該計(jì)數(shù)器為七進(jìn)制計(jì)數(shù)器。圖5.44檢測題5.5.4邏輯電路圖CPQ31J1KC1&Q21J1KC1Q11J1KC1F4、分析圖5.44所示時(shí)序邏輯電路的邏輯功能，寫出電路的驅(qū)動(dòng)方程、狀態(tài)方程和輸出方程，畫出電路的狀態(tài)轉(zhuǎn)換圖，說明電路能否自選啟動(dòng)。解： 功能轉(zhuǎn)換真值表：Q3n Q2n Q1nQ3n+1 Q2n+1 Q1n+1F0 0 00

44、0 100 0 10 1 000 1 00 1 100 1 11 0 001 0 00 0 011 0 10 1 111 1 00 1 011 1 10 0 11畫出狀態(tài)轉(zhuǎn)換圖如下：Q3n Q2n Q1n111110000010001101100011由狀態(tài)轉(zhuǎn)換圖可看出，這是一個(gè)模5加計(jì)數(shù)器，具有自啟動(dòng)能力。第6單元 能力訓(xùn)練檢測題 一、填空題： 1、一個(gè)存儲(chǔ)矩陣有64行、64列，則存儲(chǔ)容量為 4096 個(gè)存儲(chǔ)單元。2、動(dòng)態(tài)MOS存儲(chǔ)單元是利用 電容C上存儲(chǔ)的電壓 存儲(chǔ)信息的，為了不丟失信息，必須 不斷刷新 。3、EPROM的存儲(chǔ)單元是在MOS管中置入 浮置柵 的方法實(shí)現(xiàn)的。寫入程序時(shí)，在漏極

45、和襯底之間加足夠高的 反向脈沖電壓 ，可使PN結(jié)產(chǎn)生 雪崩擊穿 ，產(chǎn)生的高能電子穿透二氧化硅絕緣層進(jìn)入 浮置柵 中。當(dāng)將外部提供的電源去掉后， 浮置柵 中的電子無放電回路而被保留下來。4、半導(dǎo)體存儲(chǔ)器按照存、取功能上的不同可分為 只讀存儲(chǔ)器ROM 和 隨機(jī)存取存儲(chǔ)器RAM 兩大類。其中 只讀存儲(chǔ)器ROM 事先存入的信息不會(huì)因?yàn)橄码姸鴣G失；而 隨機(jī)存取存儲(chǔ)器RAM 關(guān)閉電源或發(fā)生斷電時(shí)，其中的數(shù)據(jù)就會(huì)丟失。5、存儲(chǔ)器的兩大主要技術(shù)指標(biāo)是 存儲(chǔ)容量 和 存取速度 。6、RAM主要包括 地址譯碼器 、 存儲(chǔ)矩陣 和 讀/寫控制 電路三大部分。7、存儲(chǔ)器容量的擴(kuò)展方法通常有字 擴(kuò)展、位 擴(kuò)展和 字、位

46、同時(shí) 擴(kuò)展三種方式。8、ROM按照存儲(chǔ)信息寫入方式的不同可分為 固定 ROM、 可編程的 PROM、 可光擦除可編程 的EPROM和 可電擦除可編程 的E2PROM。二、判斷正、誤題1、RAM的片選信號(hào)=“0”時(shí)被禁止讀寫。 （錯(cuò)）2、EPROM是采用浮置柵技術(shù)工作的可編程存儲(chǔ)器。 （對）3、ROM和RAM中存入的信息在電源斷掉后都不會(huì)丟失。 （錯(cuò)）4、1024×1位的RAM中，每個(gè)地址中只有1個(gè)存儲(chǔ)單元。 （對）5、可編程存儲(chǔ)器的內(nèi)部結(jié)構(gòu)都存在與陣列和或陣列。 （對）6、存儲(chǔ)器字?jǐn)?shù)的擴(kuò)展可以利用外加譯碼器控制數(shù)個(gè)芯片的片選輸入端來實(shí)現(xiàn)。 （對）7、所有的半導(dǎo)體存儲(chǔ)器在運(yùn)行時(shí)都具有讀和寫的功能。 （錯(cuò)） 8、ROM的每個(gè)與項(xiàng)（地址譯碼器的輸出）都一定是最小項(xiàng)。 （對）三、選擇題1、一個(gè)容量為1K×8的存儲(chǔ)器有（B）個(gè)存儲(chǔ)單元。A.8 B.8K C.8000 D.90182、要構(gòu)成容量為4K×8的RAM，需要（D）片容量為256