FPGA實驗計數(shù)器設(shè)計實驗

1、哈爾濱理工大學(xué)軟件學(xué)院實驗報告課 程 FPGA題 目 實驗二 計數(shù)器設(shè)計實驗班 級 集成12-2班專 業(yè) 集成電路設(shè)計與集成系統(tǒng) 學(xué) 生 學(xué) 號 1214020227 2014年 10 月15日實驗二 計數(shù)器設(shè)計實驗實驗?zāi)康模?學(xué)習(xí)計數(shù)器的設(shè)計、仿真和硬件測試方法。實驗內(nèi)容及步驟： 1.使用Verilog HDL設(shè)計2位 16進(jìn)制計數(shù)器,由DE2的KEY0輸入計數(shù)值，在HEX1，HEX0上顯示計數(shù)值。 2.使用嵌入式邏輯分析儀進(jìn)行仿真； 3.將實驗程序下載到DE2運(yùn)行。實驗注意事項：去抖動DE2按鍵電路圖實驗程序：module counting(clk,reset,k,h1,h2);input

2、 k,reset,clk;output 6:0h1,h2;reg 7:0count;reg key;reg 6:0h1,h2;reg 10:0clock=11'b0; always(posedge clk)begin if(k) / k is the input Key0 begin key<=1; clock<=0; endelse begin clock<=clock+1; / if clock still isn't 2000 ,then the next all don,t excutive if(clock=1000) / so continue c

3、ame back until up to 2000 begin clock<=11'b0; key=0; / to produce a negadge as a senstive pinend endendalways(negedge key or negedge reset) begin if(reset=0) count=0; else count=count+1'b1;endalways(count)begin case(count3:0) 4'b0000:h1<=7'b1000000;4'b0001:h1<=7'b111

4、1001;4'b0010:h1<=7'b0100100;4'b0011:h1<=7'b0110000;4'b0100:h1<=7'b0011001;4'b0101:h1<=7'b0010010;4'b0110:h1<=7'b0000010;4'b0111:h1<=7'b1111000;4'b1000:h1<=7'b0000000;4'b1001:h1<=7'b0010000;4'b1010:h1<=7

5、9;b0001000;4'b1011:h1<=7'b0000011;4'b1100:h1<=7'b1000110;4'b1101:h1<=7'b0100001;4'b1110:h1<=7'b0000110;4'b1111:h1<=7'b0001110;default : h1<=7'b1000000;endcasecase(count7:4) 4'b0000:h2<=7'b1000000;4'b0001:h2<=7'b11110

6、01;4'b0010:h2<=7'b0100100;4'b0011:h2<=7'b0110000;4'b0100:h2<=7'b0011001;4'b0101:h2<=7'b0010010;4'b0110:h2<=7'b0000010;4'b0111:h2<=7'b1111000;4'b1000:h2<=7'b0000000;4'b1001:h2<=7'b0010000;4'b1010:h2<=7'b0001000;4'b1011:h2<=7'b0000011;4'b1100:h2<=7'b1000110;4'b1101:h2<=7'b0100001;4'b1110:h2<=7'b000