觸發(fā)器和定時器

1、第4章 觸發(fā)器和定時器內(nèi)容提要：觸發(fā)器是最簡單的一種時序數(shù)字電路，觸發(fā)器具有存儲作用，也是構(gòu)成其它時序數(shù)字電路的重要組成部分。本章主要討論基本RS觸發(fā)器、時鐘RS觸發(fā)器、D觸發(fā)器、T觸發(fā)器、T 觸發(fā)器和JK觸發(fā)器的電路構(gòu)成、工作原理、參數(shù)和特性，介紹觸發(fā)器邏輯功能的描述方法。本章還介紹觸發(fā)器的雙穩(wěn)態(tài)、單穩(wěn)態(tài)和無穩(wěn)態(tài)三種工作模式，以及555定時器的工作原理、特性和典型應(yīng)用。 問題探究1下面的電路圖(a)為防抖動電路，試分析由A、B兩個與非門組成的電路起什么作用？具有什么特點？ (a) (b)2由邏輯門加反饋線構(gòu)成的類似上述結(jié)構(gòu)的電路，具有存儲數(shù)據(jù)、記憶信息等功能嗎？3由這樣的電路構(gòu)成的系統(tǒng)輸出由

2、該時刻的輸入所決定，同時還和什么有關(guān)？4根據(jù)需要我們可以設(shè)計幾種、具有什么功能的類似電路？4.1 導(dǎo)論 觸發(fā)器是時序數(shù)字電路的重要組成部分。時序數(shù)字電路的定義是，有一個數(shù)字電路，某一個時刻該電路的輸出，不僅僅由該時刻的輸入所確定，而且和電路過去的輸入有關(guān)?；蛘哒f，某一個時刻它的輸出不僅僅與該時刻的輸入有關(guān)，而且和電路的狀態(tài)有關(guān)。過去的輸入就決定了電路過去的狀態(tài)，也就是說電路必須有記住過去狀態(tài)的本領(lǐng)，觸發(fā)器就具有記憶的功能。觸發(fā)器是由邏輯門加反饋線構(gòu)成的，具有存儲數(shù)據(jù)、記憶信息等多種功能，在數(shù)字電路和計算機電路中具有重要應(yīng)用。 觸發(fā)器一般都是由兩個與非門或者或非門按正反饋的規(guī)律交叉耦合構(gòu)成的，這

3、種形式的觸發(fā)器稱為基本RS觸發(fā)器，具體電路見圖4.1。這種連線方式使得觸發(fā)器具有兩個穩(wěn)定狀態(tài)“0”狀態(tài)和“1”狀態(tài)。要想使電路從一個穩(wěn)態(tài)轉(zhuǎn)換到另一個穩(wěn)態(tài)，必須要有外加的觸發(fā)信號，否則觸發(fā)器將維持原有狀態(tài)不會改變，因此它具有記憶功能。 集成觸發(fā)器可按多種方式分類： 按晶體管性質(zhì)分BJT(Bipolar Junction Transistor 雙極型晶體管)集成電路觸發(fā)器和MOS型集成電路觸發(fā)器； 按工作方式分無時鐘的是基本RS觸發(fā)器，是異步工作方式，有時鐘控制的稱為時鐘觸發(fā)器，是同步工作方式； 按結(jié)構(gòu)方式分（僅限時鐘觸發(fā)器）維持阻塞觸發(fā)器、邊沿觸發(fā)器和主從觸發(fā)器； 按邏輯功能分有RS觸發(fā)器、JK

4、觸發(fā)器、D觸發(fā)器、T觸發(fā)器、T¢觸發(fā)器； 構(gòu)成觸發(fā)器的方式雖然很多，但最基本的是基本RS觸發(fā)器，它是構(gòu)成各類觸發(fā)器的基礎(chǔ)。其次是維持阻塞D觸發(fā)器和邊沿JK觸發(fā)器。 時鐘觸發(fā)器按邏輯功能分為五種，它們的邏輯功能如下： RS觸發(fā)器具有保持、置“0”、置“1”功能； JK觸發(fā)器具有保持、置“0”、置“1”、計數(shù)功能； D觸發(fā)器具有置“0”、置“1”功能； T 觸發(fā)器具有保持、計數(shù)功能； T¢觸發(fā)器僅具有計數(shù)功能。 觸發(fā)器的置“0”功能就是使觸發(fā)器成為“0”狀態(tài)；置“1”功能就是使觸發(fā)器成為“1”狀態(tài)；保持就是觸發(fā)器在時鐘作用下，不改變狀態(tài)；計數(shù)功能就是觸發(fā)器每來一個時鐘信號，觸發(fā)

5、器就改變一次狀態(tài)，即每來一次時鐘觸發(fā)器的狀態(tài)翻轉(zhuǎn)一次。而置“0”功能，觸發(fā)器若原狀態(tài)為“1”，則在時鐘作用下，觸發(fā)器就翻轉(zhuǎn)一次成為“0”狀態(tài)；若觸發(fā)器的原狀態(tài)為“0”，則在時鐘作用下，觸發(fā)器就不必翻轉(zhuǎn)了。所以置“0”或置“1”時，觸發(fā)器可能翻轉(zhuǎn)，也可能不翻轉(zhuǎn)。翻轉(zhuǎn)是指觸發(fā)器狀態(tài)的改變，與次數(shù)無關(guān)，而計數(shù)功能則是在時鐘作用下的次次翻轉(zhuǎn)。4.2 基本RS觸發(fā)器基本RS觸發(fā)器的電路如圖4.1（a）所示。它是由兩個與非門，按正反饋方式閉合而成，也可以用兩個或非門按正反饋方式閉合而成。圖（b）是基本RS觸發(fā)器邏輯符號?；綬S觸發(fā)器也稱為閂鎖（Latch）觸發(fā)器。 (a) (b)圖4.1 基本RS觸發(fā)器

6、電路圖和邏輯符號定義A門的一個輸入端為端，低電平有效，稱為直接置“0”端，或直接復(fù)位端（Reset），此時端應(yīng)為高電平；B門的一個輸入端為端，稱為直接置“1”端，或直接置位端（Set），此時端應(yīng)為高電平。我們定義一個與非門的輸出端為基本RS觸發(fā)器的輸出端Q ，圖中為B門的輸出端。另一個與非門的輸出端為端，這兩個端頭的狀態(tài)應(yīng)該相反。因基本RS觸發(fā)器的電路是對稱的，定義A門的輸出端為Q端，還是定義B門的輸出端為Q端都是可以的。一旦Q端確定，和端就隨之確定，再不能任意更改。 4.2.2 兩個穩(wěn)態(tài) 這種電路結(jié)構(gòu)，可以形成兩個穩(wěn)態(tài)，即 當時，Q=1和=1決定了A門的輸出，即，反饋回來又保證了；當時，和=

7、1決定了B門的輸出，即，又保證了。 在沒有加入觸發(fā)信號之前，即和端都是高電平，電路的狀態(tài)不會改變。 4.2.3 觸發(fā)翻轉(zhuǎn) 電路要改變狀態(tài)必須加入觸發(fā)信號，因是與非門構(gòu)成的基本RS觸發(fā)器，所以，觸發(fā)信號是低電平有效。若是由或非門構(gòu)成的基本RS觸發(fā)器，觸發(fā)信號是高電平有效。和是一次信號，只能一個一個的加，即它們不能同時為低電平。在端加低電平觸發(fā)信號，=0，于是，和=1決定了，觸發(fā)器置“0”。 是置“0”的觸發(fā)器信號。 以后，反饋回來就可以替代=0的作用，=0就可以撤消了。所以，不需要長時間保留，是一個觸發(fā)器信號。 在端加低電平觸發(fā)信號， =0，于是，和=1決定了，觸發(fā)器置“1”。但反饋回來， =0

8、才可以撤消，是置“1”的觸發(fā)器信號。 如果是由或非門構(gòu)成的基本RS觸發(fā)器，觸發(fā)信號是高電平有效。此時直接置“0”端用符號Rd；直接置“1”端用符號Sd。4.2.4 真值表和特征方程 以上過程，可以用真值表來描述，見表4.1。表中的Qn和表示觸發(fā)器的現(xiàn)在狀態(tài)，簡稱現(xiàn)態(tài)；Qn+1和表示觸發(fā)器在觸發(fā)脈沖作用后輸出端的新狀態(tài),簡稱次態(tài)。對于新狀態(tài)Qn+1而言，Qn也稱為原狀態(tài)。 表4.1 真值表 表中Qn=Qn+1表示新狀態(tài)等于原狀態(tài)，即觸發(fā)器沒有翻轉(zhuǎn)，觸發(fā)器的狀態(tài)保持不變。必須注意的是，一般書上列出的基本RS觸發(fā)器的真值表中，當=0、=0時，Q的狀態(tài)為任意態(tài)。這是指當、同時撤消時，Q端狀態(tài)不定。若當

9、=0、=0時，Q=1，狀態(tài)都為“1”，是確定的。但這一狀態(tài)違背了觸發(fā)器Q端和端狀態(tài)必須相反的規(guī)定，是不正常的工作狀態(tài)。若、不同時撤消時，Q端狀態(tài)是確定的，但若、同時撤消時，Q端狀態(tài)是不確定的。由于與非門響應(yīng)有延遲，且兩個門延遲時間不同，這時哪個門先動做了，觸發(fā)器就保持該狀態(tài)，這一點一定不要誤解。但具體可見例4.1 。把表4.1所列邏輯關(guān)系寫成邏輯函數(shù)式，則得到利用約束條件將上式化簡，于是得到特征方程例4.1：畫出基本RS觸發(fā)器在給定輸入信號和的作用下，Q端和端的波形。輸入波形如圖4.2所示。 解：此例題的解答見圖4.2的下半部分。 圖4.2 例4.1的解答波形圖 對觸發(fā)器這樣一種時序數(shù)字電路，

10、它的邏輯功能的描述除了用真值表外，還可以用狀態(tài)轉(zhuǎn)換圖。真值表在組合數(shù)字電路中已經(jīng)采用過，而狀態(tài)轉(zhuǎn)換圖在這里是第一次出現(xiàn)。實際上，狀態(tài)轉(zhuǎn)換圖是真值表的圖形化，二者在本質(zhì)上是一致的，只是表現(xiàn)形式不同而已?；綬S觸發(fā)器的狀態(tài)轉(zhuǎn)換圖如圖4.3所示。 圖中二個圓圈，其中寫有0和1代表了基本RS觸發(fā)器的兩個穩(wěn)態(tài)，狀態(tài)的轉(zhuǎn)換方向用箭頭表示，狀態(tài)轉(zhuǎn)換的條件標明在箭頭的旁邊。從“1”狀態(tài)轉(zhuǎn)換到“0”狀態(tài)，為置“0”，對應(yīng)真值表中的第一行；從“0”狀態(tài)轉(zhuǎn)換到“1”狀態(tài)，為置“1”，對應(yīng)真值表中的第二行；從“0”狀態(tài)有一個箭頭自己閉合，即源于“0”又終止于“0”，對應(yīng)真值表的第一行置“0”和第三行的保持；從“1”

11、狀態(tài)有一個箭頭自己閉合，即源于“1”又終止于“1”，對應(yīng)真值表的第二行置“1”和第三行的保持。 圖4.3 基本RS觸發(fā)器的狀態(tài)轉(zhuǎn)換圖4.2.6 集成基本RS觸發(fā)器1TTL集成RS觸發(fā)器圖4.4所示TTL集成基本RS觸發(fā)器74279、74LS279的邏輯電路和引出端功能圖。在一個芯片上，集成了兩個如圖4.4(a)所示的電路和兩個如圖4.4(b)所示的電路，共4個觸發(fā)器。圖4.4 (a)單觸發(fā)電路 (b)兩個觸發(fā)端電路 (c)引出端功能圖2CMOS集成RS觸發(fā)器CC4043 CC4043中集成了4個基本RS觸發(fā)器，邏輯符號如圖4.5所示。圖4.5 CC4043)引出端功能圖4.3同步時鐘RS觸發(fā)器

12、 基本RS觸發(fā)器具有置“0”和置“1”的功能，這種功能是由觸發(fā)信號決定的，什么時刻來或信號就什么時刻置“0”或置“1”。也就是說或到來，基本RS觸發(fā)器隨之翻轉(zhuǎn)，這在實際應(yīng)用中會有許多不便。在一個由多個觸發(fā)器構(gòu)成的電路系統(tǒng)中，各個觸發(fā)器會有所聯(lián)系，一旦有一個發(fā)生翻轉(zhuǎn)，其它與之連接的觸發(fā)器會陸續(xù)翻轉(zhuǎn)。這在各觸發(fā)器的時間關(guān)系上難于控制，弄不好會在各觸發(fā)器的狀態(tài)轉(zhuǎn)換關(guān)系上造成錯亂。為此我們希望有一種這樣的觸發(fā)器，它們在一個稱為時鐘脈沖信號（Clock Pulse）的控制下翻轉(zhuǎn)，沒有CP就不翻轉(zhuǎn)，CP來到后才翻轉(zhuǎn)。至于翻轉(zhuǎn)成何種狀態(tài)，則由觸發(fā)器的數(shù)據(jù)輸入端決定，或根據(jù)觸發(fā)器的真值表決定。這種在時鐘控制下

13、翻轉(zhuǎn)，而翻轉(zhuǎn)后的狀態(tài)由翻轉(zhuǎn)前數(shù)據(jù)端的狀態(tài)決定的觸發(fā)器，稱為時鐘觸發(fā)器。 最簡單的時鐘RS觸發(fā)器如圖4.6(a)所示。為了引入時鐘，在基本RS觸發(fā)器的基礎(chǔ)上又增加了二個與非門，C門和D門。C門和D門各一個輸入端接向時鐘CP，C門的另一個輸入端接數(shù)據(jù)輸入R；D門的另一個輸入端接數(shù)據(jù)輸入S；R和S就不是直接置“0”端和直接置“1”端了，而是數(shù)據(jù)輸入端，R和S上面的反號也沒有了，而是高電平有效，R和S的高電平經(jīng)C門和D門反相，變?yōu)榈碗娖?，才能對基本RS觸發(fā)器置“0”或置“1”觸發(fā)。當CP=0時，C門和D門被封鎖，C=D=1，不會改變基本RS觸發(fā)器的狀態(tài)，即觸發(fā)器不翻轉(zhuǎn)。時鐘RS觸發(fā)器的真值表見表4.2

14、。 圖4.6(a)的觸發(fā)器還可以有單獨的直接置“0”端和直接置“1”端，如圖4.6(b)所示，即和端。通過這兩個端頭對基本RS觸發(fā)器的置“0”作用和置“1”作用不受時鐘的控制。而通過R或S端的置“0”或置“1”作用必須有時鐘參與。所以我們稱通過或端的置“0”或置“1”作用是異步的、直接的；而通過數(shù)據(jù)端R或S端的置 “0”或置“1”作用，必須有時鐘參與，是同步的。 (a) 四與非門時鐘RS觸發(fā)器 (b) 有異步預(yù)置端的時鐘觸發(fā)器 圖4.6 時鐘觸發(fā)器的結(jié)構(gòu)把表4.2所列邏輯關(guān)系寫成邏輯函數(shù)式，則得到利用約束條件將上式化簡，于是得到特征方程 圖4.6的時鐘觸發(fā)器有不完善的地方，即有所謂空翻現(xiàn)象?？?/p>

15、翻是在基本RS觸發(fā)器的基礎(chǔ)上構(gòu)造時鐘觸發(fā)器時，因?qū)б娐稢門和D門功能不完善而造成的一種現(xiàn)象。即在一次時鐘來到期間，觸發(fā)器多次翻轉(zhuǎn)的現(xiàn)象稱為空翻。如圖4.7所示。這違背了構(gòu)造時鐘觸發(fā)器的初衷，每來一次時鐘，最多允許觸發(fā)器翻轉(zhuǎn)一次，若多次翻轉(zhuǎn)，電路也會發(fā)生狀態(tài)的差錯，因而是不允許的。因為在CP=1的期間，時鐘對C門和D門的封鎖作用消失，數(shù)據(jù)端R和S端的多次變化就會通過C門和D門到達基本RS觸發(fā)器的輸入端，造成觸發(fā)器在一次時鐘期間的多次翻轉(zhuǎn)。為了解決這一問題，將在后面分述時鐘觸發(fā)器的其他兩種結(jié)構(gòu)：維持阻塞型和邊沿JK觸發(fā)器。 圖4.7 空翻波形 圖4.8 同步RS觸發(fā)器邏輯符號4.3.5 狀態(tài)轉(zhuǎn)換

16、圖同步RS時鐘觸發(fā)器的狀態(tài)轉(zhuǎn)換圖如圖4.9所示。 圖4.9 同步RS時鐘觸發(fā)器的狀態(tài)轉(zhuǎn)換圖 4.4 維持阻塞D觸發(fā)器4.4.1 維持阻塞D觸發(fā)器的電路結(jié)構(gòu)維持阻塞D觸發(fā)器的電路如圖4.10所示。從電路的結(jié)構(gòu)可以看出，它是在基本RS觸發(fā)器的基礎(chǔ)之上增加了四個邏輯門而構(gòu)成的，C門的輸出是基本RS觸發(fā)器的置“0”通道，D門的輸出是基本RS觸發(fā)器的置“1”通道。C門和D門可以在控制時鐘控制下，決定數(shù)據(jù)D是否能傳輸?shù)交綬S觸發(fā)器的輸入端。E門將數(shù)據(jù)D以反變量形式送到C門的輸入端，再經(jīng)過F門將數(shù)據(jù)D以原變量形式送到D門的輸入端。使數(shù)據(jù)D等待時鐘到來后，通過C門D門，以實現(xiàn)置“0”或置“1”。 圖4.10

17、 維持阻塞D觸發(fā)器 圖 4.11 觸發(fā)器置“1”狀態(tài) 圖4.12 觸發(fā)器置“0”狀態(tài)D觸發(fā)器具有置“0”和置“1”的功能。設(shè)Q=0、D=1，當CP來到后，觸發(fā)器將置“1”，觸發(fā)器各點的邏輯電平如圖4.11所示。在執(zhí)行置“1”操作時，C門輸出高電平；D門輸出低電平，此時應(yīng)保證置“1”和禁止置“0”。為此，將D=0通過線加到C門的輸入端，保證C=1，從而禁止置“0”。同時D=0通過線加到F門的輸入端，保證F=1，與CP=1共同保證D=0，從而維持置“1”，。 置“0”過程與此類似。設(shè)Q=1、D=0，當CP來到后，觸發(fā)器將置“0”。在執(zhí)行置“0”操作時，C門輸出低電平，此時應(yīng)保證置“0”和禁止置“1

18、”。為此，將C=0通過線加到E門的輸入端，保證E=1，從而保證C=0，維持置“0”。同時E=1通過線加到F門的輸入端，保證F=0，從而使D=1，禁止置“1”。以上過程見圖4.10。 電路圖中的線或線都是分別加在置“1”通道或置“0”通道的同一側(cè)，起到維持置“1”或維持置“0”的作用；線和線都是加在另一側(cè)通道上，起阻塞置“0”或置“1”作用。所以線稱為置“0”阻塞線，線是置“1”維持線，線稱為置“1”阻塞線，線是置“0”維持線。從電路結(jié)構(gòu)上看，加于置“1”通道或置“0”通道同側(cè)的是維持線，加到另一側(cè)的是阻塞線，只要把電路的結(jié)構(gòu)搞清楚，采用正確的分析方法，就不難理解電路的工作原理。 根據(jù)對工作原理

19、的分析，可以看出，維持阻塞D觸發(fā)器是在時鐘上升沿來到時開始翻轉(zhuǎn)的。我們稱使觸發(fā)器發(fā)生翻轉(zhuǎn)的時鐘邊沿為動作沿。 圖4.13是帶有異步清零和預(yù)置端的完整的維持阻塞D觸發(fā)器的電路圖。這個觸發(fā)器的直接置“0”和直接置“1”功能無論是在時鐘的低電平期間，還是在時鐘的高電平期間都可以正確執(zhí)行。 圖4.12是D觸發(fā)器的邏輯符號，從圖4.12(a) 可看出CP是上升沿有效，當然，D觸發(fā)器還有CP下降沿有效的，如圖4.12(b)所示。 (a) (b) 圖4.13 維持阻塞D觸發(fā)器 圖4.14 維持阻塞D觸發(fā)器邏輯符號表4.3為D觸發(fā)器的特征表，特征表就是將也作為真值表的輸入變量，而為輸出，此時的真值表稱為特征表

20、。有特征表可得特征方程：4.3.4 狀態(tài)轉(zhuǎn)換圖和時序圖維持阻塞D觸發(fā)器的狀態(tài)轉(zhuǎn)換圖如圖4.15所示， 圖(a)為狀態(tài)轉(zhuǎn)換圖，圖(b)為時序圖。(a) (b) 圖4.15 D觸發(fā)器的狀態(tài)轉(zhuǎn)換圖和時序圖 4.4.5 邊沿集成D觸發(fā)器1TTL集成D觸發(fā)器圖4.16所示是TTL邊沿D觸發(fā)器7474的引出端功能圖。7474中集成了兩個觸發(fā)器單元，他們都是CP上升沿觸發(fā)的邊沿D觸發(fā)器，異步輸入端、低電平有效。2CMOS集成D觸發(fā)器圖4.17所示是CMOS邊沿D觸發(fā)器CC4013的引出端功能圖。CC4013中集成了兩個觸發(fā)器單元，他們都是CP上升沿觸發(fā)的邊沿D觸發(fā)器，異步輸入端、高電平有效，即觸發(fā)器復(fù)位到0

21、，觸發(fā)器置位到1。 圖4.16 7474的引出端功能圖 圖4.17 CC4013的引出端功能圖4.5 邊沿J K觸發(fā)器4.5.1 邊沿JK觸發(fā)器的結(jié)構(gòu)與原理 這種邊沿觸發(fā)器是利用門電路的傳輸延遲時間實現(xiàn)邊沿觸發(fā)的，電路結(jié)構(gòu)如圖4.18所示。 這個電路包含一個由與或非門G1和G2組成的基本RS觸發(fā)器和兩個輸入控制G3和G4。而且，門 G3和G4的傳輸時間大于基本RS觸發(fā)器的翻轉(zhuǎn)時間。 設(shè)觸發(fā)器的初始狀態(tài)為、。時門B、G3和G4同時被CP的低電平封鎖。而由于G3和G4的輸出、兩端為高電平，門、是打開的，故基本RS觸發(fā)器的狀態(tài)通過、得以保持。圖4.18 邊沿JK觸發(fā)器 CP變?yōu)楦唠娖揭院?，門B、首先

22、解除封鎖，基本RS觸發(fā)器可以通過B、繼續(xù)保持原狀態(tài)不變。此時輸入為、，則通過門G3和G4的傳輸延遲時間后、，門、均不導(dǎo)通，對基本RS觸發(fā)器的狀態(tài)沒有影響。 當CP下降沿到達時，門B、立即被封鎖，但由于門G3和G4存在傳輸延遲時間，所以、的電平不會馬上改變。因此，在瞬間出現(xiàn)、B各有一個輸入端為低電平的狀態(tài)，使，并經(jīng)過使。由于G3的傳輸延遲時間足夠長，可以保證在點的低電平消失之前的低電平已反饋到了門，所以在點的低電平消失以后觸發(fā)器獲得的1狀態(tài)將保持下去。經(jīng)過G3和G4的傳輸延遲時間后，和都變?yōu)楦唠娖剑珜綬S觸發(fā)器的狀態(tài)并無影響。同時，CP的低電平已將門G3和G4封鎖，J、K狀態(tài)即使再發(fā)生變化

23、也不會影響觸發(fā)器的狀態(tài)了。4.5.2 特征表和特征方程觸發(fā)器穩(wěn)定狀態(tài)下J、K、之間的邏輯關(guān)系如特征表4.4所示。表4.4 特征表由特征表可得出特征方程：J K 0 0 0 00 0 110 1 000 1 101 0 011 0 111 1 011 1 10 4.5.3 狀態(tài)轉(zhuǎn)換圖和時序圖邊沿JK觸發(fā)器的狀態(tài)轉(zhuǎn)換圖和時序圖如圖4.19所示。圖(a)為狀態(tài)轉(zhuǎn)換圖，圖(b)為時序圖，邊沿JK觸發(fā)器在給定輸入信號J、K和CP的作用下，Q1端輸出為觸發(fā)器時鐘的動作沿是上升沿和Q2端輸出為下降沿的波形。 (a) (b)圖4.19 邊沿JK觸發(fā)器的狀態(tài)轉(zhuǎn)換圖時序圖4.5.4邏輯符號邊沿JK觸發(fā)器分上升邊沿

24、和下降邊沿兩種，它的邏輯符號如圖4.20所示，CP端有空心圓符號的是下降邊沿，無空心圓符號的是上升邊沿。 (a) 上升邊沿 (b) 下降邊沿 圖4.20 邊沿JK觸發(fā)器的邏輯符號 4.5.5 集成邊沿JK觸發(fā)器1TTL集成邊沿JK觸發(fā)器圖4.21(a)是TTL集成邊沿JK觸發(fā)器74LS112引出端功能圖。2CMOS集成邊沿JK觸發(fā)器 圖4.21(b)是CMOS集成邊沿JK觸發(fā)器CC4027引出端功能圖。 (a) (b)圖4.21 (a) 74LS112引出端功能圖 (b) CC4027引出端功能圖 4.6 555定時器4.6.1 概述 555定時器是一種功能強大的模擬數(shù)字混合集成電路，其組成電

25、路框圖如圖4.22所示。它的功能表見表4.5。555定時器有二個比較器A1和A2，有一個RS觸發(fā)器，R和S高電平有效。三極管VT1對清零起跟隨作用，起緩沖作用。三極管VT2是放電管，將對外電路的元件提供放電通路。比較器的輸入端有一個由三個5kW電阻組成的分壓器，由此可以獲得和兩個分壓值，一般稱為閾值。 表4.5 555定時器功能表中第一行說明555定時器的清零作用。4腳加入低電平，將對RS觸發(fā)器直接置“0”。接 圖4.22 555定時器電路框圖在端的三極管起跟隨作用。 當TH高觸發(fā)端3腳加入的電平大于，TL低觸發(fā)端的電平大于時，比較器A1輸出高電平，比較器A2輸出低電平，觸發(fā)器置“0”，放電管

26、飽和，7腳為低電平。 當TH高觸發(fā)端3腳加入的電平小于，TL低觸發(fā)端的電平大于時，比較器A1輸出低電平，比較器A2輸出低電平，觸發(fā)器狀態(tài)不變，仍維持前一行的電路狀態(tài)，輸出低電平，放電管飽和，7腳為低電平。 當TH高觸發(fā)端3腳加入的電平小于，TL低觸發(fā)端的電平小于時，比較器A1輸出低電平，比較器A2輸出高電平，觸發(fā)器置“1”，輸出高電平，放電管截止，7腳為高電平。因7腳為集電極開路輸出，所以工作時應(yīng)有外接上拉電阻，故7腳為高電平。 當從功能表的最后一行向倒數(shù)第二行變化時，電路的輸出將保持最后一行的狀態(tài)，即輸出為高電平，7腳高電平。只有高觸發(fā)端和低觸發(fā)端的電平變化到倒數(shù)第三行的情況時，電路輸出的狀

27、態(tài)才發(fā)生變化，即輸出為低電平，7腳為低電平。 由電路框圖和功能表可以得出如下結(jié)論：1555定時器有兩個閾值，分別是和。 2輸出端3腳和放電端7腳的狀態(tài)一致，輸出低電平對應(yīng)放電管飽和，在7腳外接有上拉電阻時，7腳為低電平。輸出高電平對應(yīng)放電管截止，在有上拉電阻時，7腳為高電平。3 輸出端狀態(tài)的改變有滯回現(xiàn)象，回差電壓為。 4輸出與觸發(fā)輸入反相。掌握這四條，對分析555定時器組成的電路十分有利。4.6.2 單穩(wěn)態(tài)觸發(fā)器 555定時器構(gòu)成單穩(wěn)態(tài)觸發(fā)器如圖4.23所示，工作波形如圖4.24所示。該電路的觸發(fā)信號在2腳輸入。 圖4.23 單穩(wěn)態(tài)觸發(fā)器電路圖 圖4.24 單穩(wěn)態(tài)觸發(fā)器的波形圖這里有兩點需要

28、注意，一是觸發(fā)輸入信號的邏輯電平，在無觸發(fā)時是高電平，必須大于，低電平必須小于，否則觸發(fā)無效。二是觸發(fā)信號的低電平寬度要窄，其低電平的寬度應(yīng)小于單穩(wěn)暫穩(wěn)的時間。否則當暫穩(wěn)時間結(jié)束時，觸發(fā)信號依然存在，輸出與輸入反相。此時單穩(wěn)態(tài)觸發(fā)器成為一個反相器。暫穩(wěn)態(tài)時間的求取可以通過過渡過程公式，根據(jù)圖4.23可以用電容器C上的電壓曲線確定三要素，初始值為uc(0)=0V，無窮大值uc()=VCC，=RC，設(shè)暫穩(wěn)態(tài)的時間為tw，當t= tw時，uc(tw)= 。代入過渡過程公式 這里要注意R的取值不能太小，若R太小，當放電管導(dǎo)通時，灌入放電管的電流太大，會損壞放電管。 4.6.3 多諧振蕩器555定時器構(gòu)

29、成多諧振蕩器構(gòu)成的多諧振蕩器如圖4.25所示，其工作波形如圖4.26所示。與單穩(wěn)態(tài)觸發(fā)器比較，它是利用電容器的充放電來代替外加觸發(fā)信號，所以，電容器上的電壓信號應(yīng)該在兩個閾值之間按指數(shù)規(guī)律轉(zhuǎn)換。充電回路是RA、RB和C，此時相當輸入是低電平，輸出是高電平；當電容器充電達到時，即輸入達到高電平時，電路 圖4.25 多諧振蕩器電路圖 圖4.26 多諧振蕩器的波形圖的狀態(tài)發(fā)生翻轉(zhuǎn)，輸出為低電平，電容器開始放電。當電容器放電達到時，電路的狀態(tài)又開始翻轉(zhuǎn)。如此不斷循環(huán)。電容器之所以能夠放電，是由于有放電端7腳的作用，因7腳的狀態(tài)與輸出端一致，7腳為低電平電容器即放電。 根據(jù)uc(t)的波形圖可以確定振蕩周期，T=T1+T2 求T1，對應(yīng)充電，1=(RA+RB)C，初始值為uc(0)= ，無窮大值uc()=VCC，當t= T1時，uc(T1)= ，代入過渡過程公式，可得T1=ln2(RA+RB)C0.7(RA+RB)C 求T2，對應(yīng)放電，2=RBC，初始值為uc(0)= ，無窮大值uc() =0V，當t= T2時，uc(T2)= ，代入過渡過程公式，可得T2=ln2RBC0.7RBC 振蕩周期T= T1+T2=0.7(RA+2RB)C 振蕩頻率f=1/T1.44/0.7(RA+2RB)C 占空比 對于圖4.26所示的多諧振蕩器，因T1T2，它的占空比