實驗五 觸發(fā)器及其應(yīng)用

1、實驗五 觸發(fā)器及其應(yīng)用一、實驗?zāi)康?、掌握基本RS、JK、D 和T 觸發(fā)器的邏輯功能；2、掌握集成觸發(fā)器的邏輯功能及使用方法；3、熟悉觸發(fā)器之間相互轉(zhuǎn)換的方法。二、實驗原理觸發(fā)器具有兩個穩(wěn)定狀態(tài)，用以表示邏輯狀態(tài)“1”和“0”，在一定的外界信號作用下，可以從一個穩(wěn)定狀態(tài)翻轉(zhuǎn)到另一個穩(wěn)定狀態(tài)，它是一個具有記憶功能的二進制信息存貯器件，是構(gòu)成各種時序電路的最基本邏輯單元。1、基本RS 觸發(fā)器圖 71 為由兩個與非門交叉耦合構(gòu)成的基本RS 觸發(fā)器，它是無時鐘控制低電平直接觸發(fā)的觸發(fā)器。基本RS 觸發(fā)器具有置“0”、置“1”和“保持”三種功能。通常稱為置“1”端，因為時觸發(fā)器被置“1”； R 為置“0

2、”端，因為=1）時觸發(fā)器被置“0”，當(dāng)時狀態(tài)保持； 時，觸發(fā)器狀態(tài)不定，應(yīng)避免此種情況發(fā)生，表91 為基本RS 觸發(fā)器的功能表?；?RS 觸發(fā)器。也可以用兩個“或非門”組成，此時為高電平觸發(fā)有效。2、JK 觸發(fā)器在輸入信號為雙端的情況下，JK 觸發(fā)器是功能完善、使用靈活和通用性較強的一種觸發(fā)器。本實驗采用74LS112 雙JK 觸發(fā)器，是下降邊沿觸發(fā)的邊沿觸發(fā)器。引腳功能及邏輯符號如圖72 所示。JK 觸發(fā)器的狀態(tài)方程為J 和K 是數(shù)據(jù)輸入端，是觸發(fā)器狀態(tài)更新的依據(jù)，若J、K 有兩個或兩個以上輸入端時，組成“與”的關(guān)系。Q 與為兩個互補輸出端。通常把 Q0、 的狀態(tài)定為觸發(fā)器“0”狀態(tài)；而把

3、Q1，定為“1”狀態(tài)。下降沿觸發(fā) JK 觸發(fā)器的功能如表72注：× 任意態(tài) 高到低電平跳變 低到高電平跳變Qn（ ） 現(xiàn)態(tài) Qn+1（） 次態(tài) 不定態(tài)JK 觸發(fā)器常被用作緩沖存儲器，移位寄存器和計數(shù)器。3、D 觸發(fā)器在輸入信號為單端的情況下，D 觸發(fā)器用起來最為方便，其狀態(tài)方程為其輸出狀態(tài)的更新發(fā)生在CP脈沖的上升沿，故又稱為上升沿觸發(fā)的邊沿觸發(fā)器，觸發(fā)器的狀態(tài)只取決于時鐘到來前D端的狀態(tài)，D觸發(fā)器的應(yīng)用很廣，可用作數(shù)字信號的寄存，移位寄存，分頻和波形發(fā)生等。有很多種型號可供各種用途的需要而選用。如雙D 74LS74、四D 74LS175、六D 74LS174 等。圖 73 為雙D

4、74LS74 的引腳排列及邏輯符號。功能如表73。4、觸發(fā)器之間的相互轉(zhuǎn)換在集成觸發(fā)器的產(chǎn)品中，每一種觸發(fā)器都有自己固定的邏輯功能。但可以利用轉(zhuǎn)換的方法獲得具有其它功能的觸發(fā)器。例如將JK觸發(fā)器的J、k兩端連在一起，并認(rèn)它為T端，就得到所需的T觸發(fā)器。如圖74(a)所示，其狀態(tài)方程為：T 觸發(fā)器的功能如表74。由功能表可見，當(dāng)T0 時，時鐘脈沖作用后，其狀態(tài)保持不變；當(dāng)T1 時，時鐘脈沖作用后，觸發(fā)器狀態(tài)翻轉(zhuǎn)。所以，若將T 觸發(fā)器的T 端置“1”，如圖74(b)所示，即得T'觸發(fā)器。在T'觸發(fā)器的CP 端每來一個CP 脈沖信號，觸發(fā)器的狀態(tài)就翻轉(zhuǎn)一次，故稱之為反轉(zhuǎn)觸發(fā)器，廣泛用

5、于計數(shù)電路中。同樣，若將 D觸發(fā)器端與 D端相連，便轉(zhuǎn)換成T'觸發(fā)器。如圖75 所示。JK 觸發(fā)器也可轉(zhuǎn)換為D 觸發(fā)器，如圖76。5、CMOS 觸發(fā)器（1）CMOS 邊沿型D 觸發(fā)器CC4013 是由CMOS 傳輸門構(gòu)成的邊沿型D 觸發(fā)器。它是上升沿觸發(fā)的雙D 觸發(fā)器，表 75 為其功能表，圖77 為引腳排列。（2）CMOS 邊沿型JK 觸發(fā)器CC4027 是由CMOS 傳輸門構(gòu)成的邊沿型JK 觸發(fā)器，它是上升沿觸發(fā)的雙JK觸發(fā)器，表76 為其功能表，圖78 為引腳排列。CMOS 觸發(fā)器的直接置位、復(fù)位輸入端S 和R 是高電平有效，當(dāng)S1（或R1）時，觸發(fā)器將不受其它輸入端所處狀態(tài)的影

6、響，使觸發(fā)器直接接置1（或置0）。但直接置位、復(fù)位輸入端S 和R 必須遵守RS0 的約束條件。CMOS 觸發(fā)器在按邏輯功能工作時，S 和R 必須均置0。三、實驗設(shè)備與器件1、5V 直流電源 ；2、雙蹤示波器3、連續(xù)脈沖源 ；4、單次脈沖源5、邏輯電平開關(guān)；6、邏輯電平顯示器；7、74LS112（或CC4027）74LS00（或CC4011）74LS74（或CC4013）四、實驗內(nèi)容1、測試基本RS 觸發(fā)器的邏輯功能按圖 71，用兩個與非門組成基本RS 觸發(fā)器，輸入端R 、S 接邏輯開關(guān)的輸出插口，輸出端 Q、Q 接邏輯電平顯示輸入插口，按表77 要求測試，記錄之。2、測試雙JK 觸發(fā)器74LS

7、112 邏輯功能(1) 測試的復(fù)位、置位功能任取一只JK觸發(fā)器，、J、K端接邏輯開關(guān)輸出插口，CP端接單次脈沖源，Q、 端接至邏輯電平顯示輸入插口。要求改變（J、K、CP處于任意狀態(tài)），并在作用期間任意改變J、K及CP的狀態(tài)，觀察Q、狀態(tài)。自擬表格并記錄之。(2) 測試JK 觸發(fā)器的邏輯功能按表78 的要求改變J、K、CP 端狀態(tài)，觀察Q、 狀態(tài)變化，觀察觸發(fā)器狀態(tài)更新是否發(fā)生在CP 脈沖的下降沿（即CP 由10），記錄之。(3) 將JK 觸發(fā)器的J、K 端連在一起，構(gòu)成T 觸發(fā)器。在 CP 端輸入1HZ 連續(xù)脈沖，觀察Q 端的變化。在 CP 端輸入1KHZ 連續(xù)脈沖，用雙蹤示波器觀察CP、Q

8、、Q 端波形，注意相位關(guān)系，描繪之。3、測試雙D 觸發(fā)器74LS74 的邏輯功能(1) 測試的復(fù)位、置位功能測試方法同實驗內(nèi)容2、1)，自擬表格記錄。(2) 測試D 觸發(fā)器的邏輯功能按表 79 要求進行測試，并觀察觸發(fā)器狀態(tài)更新是否發(fā)生在CP 脈沖的上升沿（即由01），記錄之。(3) 將D 觸發(fā)器的Q 端與D 端相連接，構(gòu)成T'觸發(fā)器。測試方法同實驗內(nèi)容 2、3），記錄之。4、雙相時鐘脈沖電路用JK觸發(fā)器及與非門構(gòu)成的雙相時鐘脈沖電路如圖79 所示，此電路是用來將時鐘脈沖CP轉(zhuǎn)換成兩相時鐘脈沖CPA及CPB，其頻率相同、相位不同。分析電路工作原理，并按圖79 接線，用雙蹤示波器同時觀察CP、CPA；CP、CPB及CPA、CPB波形，并描繪之。五、實驗預(yù)習(xí)要求1、復(fù)習(xí)有關(guān)觸發(fā)器內(nèi)容2、列出各觸發(fā)器功能測試表格3、按實驗內(nèi)容4、5 的要求設(shè)計線路，擬定