Verilog時序邏輯設計2

1、電子科技大學實驗報告學生： ZYZ 學號： 指導教師： DJ一、實驗項目名稱： Verilog 時序邏輯設計二、實驗目的：掌握邊沿D觸發(fā)器74x74、同步計數(shù)器74x163、4位通用移位寄存器74x194, 的工作原理。采用移位寄存器 74x194 設計 3 位最大序列長度線性反饋移位寄存 器( LFSR：Linear Feedback Shift Register )計數(shù)器。采用同步計數(shù)器 74x163 設計頻率為1Hz的數(shù)字信號。采用ISE軟件進行Verilog設計和仿真，并下載到 FPG/開發(fā)板進行實際調(diào)試。三、實驗容：1 根據(jù)邊沿D觸發(fā)器74x74的原理圖編寫設計和仿真模塊。2根據(jù)通用

2、移位寄存器 74x194 的原理圖編寫設計和仿真模塊。3. 采用1片74x194和其它小規(guī)模邏輯門設計 3位LFSR計數(shù)器，編寫設計 和仿真模塊。4. 根據(jù) 4 位同步計數(shù)器 74x163 的原理圖編寫設計和仿真模塊。5. 輸入為100MHz的系統(tǒng)時鐘，采用7片74x163和其它小規(guī)模邏輯門設計 1Hz 的數(shù)字信號。6. 在FPG/開發(fā)板上調(diào)試3位LFSR計數(shù)器。四、實驗原理：圖1所示為帶有置位和清零端的邊沿 D觸發(fā)器的邏輯圖，本實驗中用Verilog 語句來描述。圖1中的w1-w4為中間信號名稱。w1w2w3w4圖1邊沿D觸發(fā)器的邏輯圖圖2為4位通用移位寄存器74x194,本實驗中用Veri

3、log語句來描述。注 意圖2與教材數(shù)字設計一原理與實踐（第4版）第528頁的圖8-41有一點不 同，在圖2中采用上升沿D觸發(fā)器，所以輸入CLK后面改為接緩沖器。CLR LCLK圖2 4位通用移位寄存器74x194的邏輯圖圖3是3位LFSR計數(shù)器的電路圖。注意圖3與教材數(shù)字設計一原理與實 踐（第4版）第535頁的圖8-52有一些不同，在圖3中采用右移工作方式，輸 出QA接高位Q2輸出QC接低位Q0輸入ABCD接 1000。這樣修改的目的是與 教材第535頁的圖8-51、表8-26以及表8-27 一致。w1w2CLRw3w6w5w7BDw1w16w19w21ENPw26ml1HEw4w8w10、

4、w8_圖4同步計數(shù)器74x163的原理圖圖3 3位LFSF計數(shù)器w12w11w2(w220/GND74LS194Nw24w23ENTw25LI2A74LS0CN丄一AIU2B71LS02M1f 、j74LS36N=Ow1w13w18w17在圖3中，輸入為1Hz的數(shù)字信號。在Nexys3開發(fā)板上自帶100MHZ寸鐘， 為了便于將圖3的設計下載到FPG/開發(fā)板，需要設計1Hz的數(shù)字信號發(fā)生器。設輸入為100MHz輸出為1Hz,貝U計數(shù)器的模為100M采用十六進制計數(shù) 方式，有效狀態(tài)選0-5F5E0FF,所以需要7片74x163。采用清零法，在狀態(tài)5F5E0FF 時產(chǎn)生 LD_L信號丄D_L = （

5、 Q26 Q24 RCO5 Q18 Q16 Q15 Q14 Q13 RCO1 RCO0）。輸出選Q26，Q26的周期為1秒，占空比約33%圖 4 中的輸入 ABCD也可改為 D0、D1、D2、D3，輸出 QA QB QC QD 可改為Q0、Q1、Q2、Q3，圖4的設計可以采用門級描述，也可以采用 教材數(shù)字設計一原理與實踐（第4版）第525頁的表8-20中的行為描述。五、 實驗器材（設備、元器件）：PC機、Windows XP Anvyl 或 Nexys3開發(fā)板、Xilinx ISE 14.7開發(fā)工具、Digile nt Adept下載工具。六、實驗步驟：實驗步驟包括：建立新工程、設計代碼與輸入

6、、約束與實現(xiàn)、生成流代碼與 下載調(diào)試。七、關鍵源代碼：1. D觸發(fā)器的Verilog代碼module d_ff( CLK , D , PR_L , CLR_L , Q , QN);in put CLK , D , PR_L , CLR_L ; output Q , QN ;wirew1 , w2 , w3 , w4 ;nand(w1 , PR_L , w2 , w4 );nand(w2 , CLR_L , w1 , CLK )nand(w3 , w2 , CLK , w4 );nand(w4 , w3 , CLR_L , D );nand(Q , PR_L , w2 , QN );nand(Q

7、N , Q , w3 , CLR_L );en dmodule2 仿真測試代碼in itial begi nCLK = 0 ; PR_L = 1 ; CLR_L= 1 ; D = 0 ;#4 D=1 ;#2 D=0 ;#8 D=0 ;#2 D=1 ;#13 CLR_L=0#10 CLR_L=1#10 PR_L =0 ;#5D=0#10 PR_L =1 ;endalways begi n#5 CLK = CLK ; end仿真結(jié)果如下圖所示ai i* n h1 1 or *圖5D觸發(fā)器的仿真結(jié)果3. D觸發(fā)器在Nexys3開發(fā)板上的UCF文件NET CLKLOC=V10;#SwitchNET C

8、LR_LNET PR_LNET DLOC= T10; #SW0LOC= T9; #SW1LOC= V9; #SW2#LedNET QN L0C=U16; #LD0NET Q L0C=V16; #LD14. 4位通用移位寄存器74x194的Verilog代碼module Vr74x194(CLK , CLR_L , LIN , RIN , S1 , S0 , A , B , C , D ,QA,QB,QC,QD);in put CLK , CLR_L , LIN , RIN , S1 , S0 , A , B , C , D ;output QA , QB , QC , QD ;wire CLK

9、_D ;wire CLK_D_L ;wire CLR_L_D ;wire CLR_L_L ;wire S1_L , S1_H ;wire S0_L , S0_H ;wire QAN , QBN , QCN , QDN ;wire w1 , w2 , w3 , w4 , w5, w6 ,w7 , w8 , w9, w10;wire w11 , w12, w13, w14, w15, w16, w17, w18, w19 , w20 ;wire w21 , w22, w23, w24, w25, w26, w27, w28;wire w29 , w30, w31, w32, w33, w34, w

10、35, w36;n ot ( CLK_D_L , CLK);n ot ( CLK_D , CLK_D_L );n ot ( CLR_L_L , CLR_L );n ot ( CLR_L_D , CLR_L_L );not ( S1_L , S1 );not ( S1_H , S1_L );not ( S0_L , S0 );not ( S0_H , S0_L );and ( w1 , LIN , S1_H , S0_L );and ( w2 , QD , S1_L , S0_L );and ( w3 , D , S1_H , S0_H );and ( w4 , QC , S1_L , S0_H

11、 );or ( w5 , w1 , w2 , w3 , w4 );and ( w6 , QD , S1_H , S0_L );and ( w7 , QC , S1_L , S0_L );and ( w8 , C , S1_H , S0_H );and ( w9 , QB , S1_L , S0_H );or ( w10 , w6 , w7 , w8 , w9 );and ( w11 , QC , S1_H , S0_L );and ( w12 , QB , S1_L , S0_L );and ( w13 , B , S1_H , S0_H );and ( w14 , QA , S1_L , S

12、0_H );or ( w15 , w11 , w12 , w13 , w14 );and ( w16 , QB , S1_H , SO_L );and ( w17 , QA , S1_L , S0_L ); and ( w18 , A , S1_H , S0_H );and ( w19 , RIN , S1_L , S0_H ); or ( w20 , w16 , w17 , w18 , w19 );nand ( w21 , w22 , w24 );nand ( w22 , CLR_L , w21 , CLK ); nand ( w23 , w22 , CLK_D , w24 ); nand

13、( w24 , w23 , CLR_L_D , w5 ); nand ( QD , w22 , QDN );nand ( QDN , QD , w23 , CLR_L_D );nand ( w25 , w26 , w28 );nand ( w26 , CLR_L , w25 , CLK ); nand ( w27 , w26 , CLK_D , w28 ); nand ( w28 , w27 , CLR_L_D , w10 ); nand ( QC , w26 , QCN );nand ( QCN , QC , w27 , CLR_L_D );nand ( w29 , w30 , w32 );

14、nand ( w30 , CLR_L , w29 , CLK ); nand ( w31 , w30 , CLK_D , w32 );nand ( w32 , w31 , CLR_L_D , w15 ); nand ( QB , w30 , QBN );nand ( QBN , QB , w31 , CLR_L_D );nand ( w33 , w34 , w36 );nand ( w34 , CLR_L , w33 , CLK ); nand ( w35 , w34 , CLK_D , w36 );nand ( w36 , w35 , CLR_L_D , w20 ); nand ( QA ,

15、 w34 , QAN );nand ( QAN , QA , w35 , CLR_L_D );en dmodule5. 74x194寄存器的仿真測試代碼in itial beg in/In itialize In putsCLK = 0;CLR_L = 0;LIN = 0;RIN = 0;S1 = 0;50 = 0;A = 0;B = 0;C = 0;D = 0;/ Wait 100 ns for global reset to finish #100;/ Add stimulus hereCLR_L= 1 ;51 = 0 ;50 = 0 ;#100 ;51 = 0 ;S0 = 1 ;RIN

16、= 1 ;#100 ; S1 = 1 ;50 = 1 ;A = 0 ;B = 0 ;C = 0 ;D = 0 ;#100 ;51 = 1 ;50 = 0 ;LIN = 1 ;#100 ;51 = 1 ;S0 = 1 ;A = 1 ;B = 1 ;C = 1 ;D = 1 ;endalways begi n#5 CLK = CLK ; end仿真結(jié)果如下圖所示圖6 74x194移位寄存器仿真結(jié)果6. 3位LFSR計數(shù)器的Verilog 代碼module LFSR_8( CLK , RESET , X2 , X1 , X0)；in put CLK , RESET ; output X2 , X1

17、, X0 ;wire w1 , w3 , w6 ;Vr74x194U1( .CLK(CLK),CLR_L(1b1), RIN(w6), S1(RESET), .S0(1b1), .A(1b1), B(1b0),C(1b0), D(1b0),QA(X2),QB(X1),QC(X0);xor ( w3 , X1 , X0 );nor ( w1 , X2 , X1 ); xor ( w6 , w1 , w3 );en dmodule7. 3位LFSR計數(shù)器的的仿真測試代碼in itial beg in/In itialize In puts CLK = 0; RESET = 1;/ Wait 100

18、 ns for global reset to finish #100;/ Add stimulus here RESET = 0 ;endalways begi n#5 CLK = CLK ;end仿真結(jié)果如下圖所示圖7 3位LFSR計數(shù)器的仿真結(jié)果8. 74x163計數(shù)器的Verilog 代碼module Vr74x163( CLK , CLR_L , LD_L , ENP , ENT , D , Q , RCO ); in put CLK , CLR_L , LD_L , ENP , ENT ;in put3:0 D ;output 3:0 Q ;output RCO ;wire w1

19、, w2 , w3 , w4 , w5 , w6 , w7 , w8 , w9 , w10 ;wire w11 , w12 , w13 , w14 , w15 , w16 , w17 , w18 , w19 , w20 ;wire w21 , w22 , w23 , w24 , w25 , w26 ;wire CK ;wire CLR ;wire 3:0 QN ;wire QAN_L , QBN_L , QCN_L , QDN_L ;wire CK ;wire CLR ;wire 3:0 QN ;not ( QAN_L , QAN ); not ( QBN_L , QBN ); n ot (

20、QCN_L , QCN ); n ot ( QDN_L , QDN ); n ot ( CLR , CLR_L );nor ( w1 , CLR , LD_L );nor ( w2 , w1 , CLR );and ( w3 , w1 , A ); xor ( w4 , w25 , QAN_L );and ( w5 , w2 , w4 );or ( w6 , w3 , w5 );and ( w7 , B );n ot ( w8 , QAN_L );and ( w9 , w8 , w25 ); xor ( w10 , w9 , QBN_L );and ( w11 , w2 , w10 );or

21、( w12 , w7 , w11 );and ( w13 , w1 , C );nor ( w14 , QAN_L , QBN_L ); and ( w15 , w14 , w25 );xor ( w16 , w15 , QCN_L ); and ( w17 , w2 , w16 );or ( w18 , w13 , w17 );and ( w19 , w1 , D );nor ( w20 , QAN_L , QBN_L , QCN_L );and ( w21 , w20 , w25 ); xor ( w22 , QDN_L );and ( w23 , w2 , w22 ); or ( w24

22、 , w19 , w23 );and ( w25 , ENP , ENT );n ot ( w26 , ENT );nor ( RCO , QAN_L , QBN_L , QCN_L , w26 );en dmodule9. 74x163的仿真測試代碼/ Add stimulus here CLR_L = 0 ;LD_L = 1bx ;ENT = 1bx ;ENP = 1bx ;#20 ;CLR_L = 1 ;LD_L = 0;ENT = 1bx ;ENP = 1bx ;D = 4b1111 ;#20 ;CLR_L = 1 ;LD_L=1;ENT :=0 ;ENP :=1bx ;#20 ;CL

23、R_L = 1 ;LD_L=1;ENT :=1bx ;ENP :=0 ;#20 ;CLR_L = 1 ;LD_L=1;ENT :=1 ;ENP :=1 ;endalways begi n#5 CLK = CLK ; end仿真結(jié)果如下圖所示圖8 74x163計數(shù)器的仿真結(jié)果10. 1Hz數(shù)字信號發(fā)生器的 Verilog 代碼module cou nter_100M(in put CLK_100MHz ,output CLK_1Hz);wire CLR_L ;wire 27:0 Q ;wire 6:0 RCO ;/ CLK , CLR_L , LD_L , ENP , ENT , D , Q , RCO );Vr74x163 u0( CLK_100MHz , CLR_L , 1b1 , 1b1 , 1b1, 4b0000 , Q3:0,R