網(wǎng)絡(luò)處理器SDRAM控制器數(shù)據(jù)傳輸優(yōu)化驗(yàn)證碩士論文

1、網(wǎng)絡(luò)處理器中多核共享SDRAM控制器的研究與設(shè)計(jì)微電子學(xué)與固體電子學(xué)， 2011， 碩士【摘要】 隨著計(jì)算機(jī)體系結(jié)構(gòu)、電路設(shè)計(jì)技術(shù)和集成電路制造工藝的發(fā)展,處理器的性能飛速增長(zhǎng),為了使系統(tǒng)的整體性能達(dá)到最佳,必須設(shè)計(jì)合理高效的存儲(chǔ)系統(tǒng)。其中SDRAM存儲(chǔ)器時(shí)序要求復(fù)雜,必須嚴(yán)格設(shè)計(jì)SDRAM控制器,否則微小的錯(cuò)誤即可導(dǎo)致數(shù)據(jù)存取出錯(cuò)。本文研究了網(wǎng)絡(luò)處理器中多核共享SDRAM控制器的設(shè)計(jì)與實(shí)現(xiàn)。在多核多線程網(wǎng)絡(luò)處理器中,SDRAM控制器不僅要支持基本功能如初始化、讀、寫、刷新、預(yù)充電等,還需要存儲(chǔ)和仲裁多個(gè)模塊的訪問請(qǐng)求,支持多線程的訪問。固定優(yōu)先級(jí)、時(shí)分復(fù)用法和動(dòng)態(tài)仲裁相結(jié)合的仲裁算法有效地解

2、決多個(gè)模塊共享SDRAM存儲(chǔ)器訪問請(qǐng)求的公平響應(yīng)問題。本文詳細(xì)研究分析了SDRAM控制器與核心處理器、數(shù)據(jù)轉(zhuǎn)發(fā)引擎及快速總線接口FBI模塊的數(shù)據(jù)傳輸機(jī)制,確保SDRAM存儲(chǔ)器與其他模塊能夠正確地進(jìn)行數(shù)據(jù)傳輸。通過采用open page優(yōu)化和奇偶bank interleaving策略,減少預(yù)充電和行列選通的延時(shí),提高數(shù)據(jù)傳輸效率。Open page優(yōu)化能將訪存延遲減少10%左右,奇偶bank interleaving的優(yōu)化效果更為明顯,可高達(dá)48%。SDRAM控制器包含指令寄存與仲裁、譯碼、SD. 更多還原【Abstract】 With the development of compu

3、ter architecture, circuit design and IC manufacture technology, the performance of CPU grows rapidly. Memory is one of the crucial devices in the digital system. It is important to design an effective memory system for the best capability of system. While its time sequence and access mechanisms are

4、very complex, it is necessary to design an excellent SDRAM controller to improve the efficiency of accessing.The technologies of multi-core shared SDRAM controller of netw. 更多還原 【關(guān)鍵詞】 網(wǎng)絡(luò)處理器； SDRAM； 控制器； 數(shù)據(jù)傳輸； 優(yōu)化； 驗(yàn)證； 【Key words】 network processor； SDRAM controller； data transfer verification； o

5、ptimization； 摘要 5-6 Abstract 6 第一章 緒論 9-14 1.1 網(wǎng)絡(luò)處理器概述 9-12 1.1.1 網(wǎng)絡(luò)處理器的性能提升 9-10 1.1.2 網(wǎng)絡(luò)處理器對(duì)存儲(chǔ)系統(tǒng)的要求 10-11 1.1.3 網(wǎng)絡(luò)處理器與儲(chǔ)存器之間性能的差距 11-12 1.2 課題背景來源及其意義 12 1.3 論文的章節(jié)安排 12-14 第二章 SDRAM 控制器的結(jié)構(gòu)與實(shí)現(xiàn) 14-45 2.1 網(wǎng)絡(luò)處理器的結(jié)構(gòu) 14-20 2.1.1 網(wǎng)絡(luò)處理器的總體結(jié)構(gòu) 14-18 2.1.2 網(wǎng)絡(luò)處理器的存儲(chǔ)系統(tǒng) 18-20 2.2 SDR SDRAM 標(biāo)準(zhǔn)接口協(xié)議 20-25 2.2.1 SDR

6、AM 總線 20-21 2.2.2 SDRAM 總線命令 21-25 2.3 SDRAM 讀寫操作時(shí)序 25-29 2.3.1 初始化過程 25-28 2.3.2 SDRAM 讀寫時(shí)序 28-29 2.4 SDRAM 控制器的結(jié)構(gòu) 29-43 2.4.1 SDRAM 控制器的外部系統(tǒng)結(jié)構(gòu) 29-30 2.4.2 SDRAM 控制器的內(nèi)部結(jié)構(gòu) 30-43 2.5 本章小結(jié) 43-45 第三章 SDRAM 控制器的數(shù)據(jù)傳輸 45-53 3.1 SDRAM 控制器與STRONGARM 的數(shù)據(jù)傳輸 45-46 3.1.1 StrongARM 寫操作 45-46 3.1.2 StrongARM 讀操作

7、46 3.2 SDRAM 控制器與PE 的數(shù)據(jù)傳輸 46-48 3.2.1 write 寫指令 47-48 3.2.2 read 讀指令 48 3.3 SDRAM 控制器與FBI 的數(shù)據(jù)傳輸 48-52 3.3.1 r_fifo_rd 49-50 3.3.2 t_fifo_wr 50-52 3.4 本章小結(jié) 52-53 第四章 SDRAM 控制器的優(yōu)化 53-60 4.1 SDRAM 控制器的open page 優(yōu)化 53-55 4.2 SDRAM 控制器的奇偶bank interleaving 優(yōu)化 55-58 4.3 本章小結(jié) 58-60 第五章 SDRAM 控制器的驗(yàn)證 60-74 5.1 SDRAM 控制器的驗(yàn)證平臺(tái) 60-61 5.2 SDRAM 控制器功能驗(yàn)證工具 61-62 5.3 SDRAM 控制器功能驗(yàn)證 62-69 5.3.1 SDRAM 控制器與PE 的數(shù)據(jù)傳輸驗(yàn)證 62-64 5.3.2 SDRAM 控制器與FBI 的數(shù)據(jù)傳輸驗(yàn)證 64-69 5.3.3 刷