ADS1298中文版及常見問題

1、ADS1298 用于生物電位測量的低功率，8通道，24位模擬前端威爾遜中心電位（WCT）和胸導(dǎo)在標(biāo)準(zhǔn)的ECG 12導(dǎo)聯(lián)中，定義WCT電壓為右肢（RA），左肢（LA），和左腿（LL）電極的平均值。這個(gè)電平用作胸導(dǎo)測量的參考電平。ADS1294/6/8有三個(gè)內(nèi)置低噪聲運(yùn)放產(chǎn)生WCT電平。圖47所示為實(shí)現(xiàn)框圖。芯片提供靈活的選擇方式從八個(gè)信號（IN1P-IN4N）中任意選取一個(gè)輸入到運(yùn)放產(chǎn)生電平。因此允許RA，LA，和LL電極根據(jù)導(dǎo)聯(lián)結(jié)構(gòu)連接到前四通道任意輸入。WCT電路的三個(gè)運(yùn)放可通過寄存器設(shè)置獨(dú)立掉電。使兩個(gè)運(yùn)放上電，可在WCT腳產(chǎn)生任意兩個(gè)電極的平均電平。一個(gè)運(yùn)放上電可提供WCT腳的緩沖電極電

2、平。注意：WCT運(yùn)放有驅(qū)動強(qiáng)度限制所以需要使用緩沖如果用來驅(qū)動一個(gè)低阻抗負(fù)載。當(dāng)使用WCT緩沖中任意1，2或3個(gè)查看表5的性能指標(biāo)。如表5所示，當(dāng)超過一個(gè)WCT運(yùn)放掉電總噪聲降低。噪聲降低是由于噪聲平均值被運(yùn)放輸出端網(wǎng)絡(luò)結(jié)構(gòu)影響。單個(gè)緩沖掉電節(jié)省的功率可忽略不計(jì)因?yàn)橹麟娐方Y(jié)構(gòu)是三個(gè)運(yùn)放共用的。WCT節(jié)點(diǎn)的帶寬被RC網(wǎng)絡(luò)限制。這個(gè)內(nèi)部共用網(wǎng)絡(luò)由三個(gè)30K電阻和一個(gè)80pF電容組成。需要說明的是要達(dá)到最佳性能要在外部增加100pF電容。如表5所示，有效帶寬取決于掉電運(yùn)放數(shù)目。WCT只能用來驅(qū)動非常高阻抗的輸入（通常大于500M）。典型應(yīng)用是將WCT信號接入ADS1294/6/8的反相輸入作為胸導(dǎo)信

3、號參考。如前文所提，三個(gè)WCT運(yùn)放可以連接八個(gè)模擬輸入的任意一個(gè)。運(yùn)放的輸入信號被斬波取樣，其斬波頻率隨ADS1294/6/8的數(shù)據(jù)速率而變。斬波頻率與最大數(shù)據(jù)速率比為1：1。例如：數(shù)據(jù)速率為32kSPS時(shí)，斬波頻率是32KHz。斬波頻率在數(shù)據(jù)速率為四個(gè)比較低的等級時(shí)（即4kSPS，2kSPS，1kSPS，500SPS）固定為4KHz。斬波頻率在WCT運(yùn)放輸出端顯示為基于直流電平的一個(gè)小方波。方波的幅度是運(yùn)放的偏移電壓典型值是5mVpp。這個(gè)作為斬波指示的人為設(shè)定方波是帶外信號因此不會影響到ECG測量。斬波功能導(dǎo)致結(jié)果是，WCT運(yùn)放管腳的輸入漏電流隨數(shù)據(jù)速率增加而增加，在輸入共模電壓接近0V（

4、AVSS）處，如圖48所示。說明：如果通道的輸出連接到WCT運(yùn)放（例如，導(dǎo)聯(lián)V）連接到某個(gè)PACE運(yùn)放用作外部起搏脈沖指示，PACE運(yùn)放輸出人為設(shè)定的斬波。起搏脈沖指示ADS1294/6/8提供了靈活的起搏脈沖指示模式通過軟件或外部硬件結(jié)構(gòu)。實(shí)現(xiàn)軟件模式需要提供32KSPS的采樣率。實(shí)現(xiàn)外部硬件結(jié)構(gòu)需輸出PGA的兩個(gè)輸出：TESTP_PACE_OUT1和TESTN_PACE_OUT2。說明：如果WCT運(yùn)放連接到信號通道，使用者看到的開關(guān)噪聲是斬波導(dǎo)致；細(xì)節(jié)可在威爾遜中心電端（WCT）處看到。軟件模式使用軟件模式，芯片必須確保工作速率至少8KSPS才能捕捉到最快的脈沖。這樣，數(shù)字信號處理系統(tǒng)才能

5、識別起搏脈沖。軟件模式為使用者使用軟件編程識別起搏脈沖提供了最大的靈活性。這在起搏器的發(fā)展過程中變的更加重要。測量快速起搏脈沖時(shí)需考慮到兩點(diǎn)：1. PGA帶寬見表6.2. 對于輸入發(fā)生的躍階變化，數(shù)字抽取濾波器需要3*tDR處理時(shí)間。PGA帶寬決定了可用的增益設(shè)置，建立時(shí)間決定了芯片必須使用的數(shù)字速率。外部硬件模式使用軟件模式的一個(gè)缺點(diǎn)是所有信號通道要工作在更高的數(shù)據(jù)速率下。在本系統(tǒng)中，ADS1294/6/8提供了選擇輸出PGA。外部硬件電路可用作起搏脈沖指示。脈沖指示邏輯通過GPIO管腳反饋入芯片。GPIO數(shù)據(jù)通過SPI口傳輸。通過PACE寄存器位設(shè)置選擇八通道中的兩個(gè)，一個(gè)偶數(shù)位，一個(gè)奇數(shù)

6、位。在差分轉(zhuǎn)單端的變換中，存在0.4衰減系數(shù)。因此，PACE通道總增益是（0.4*PGA_GAIN）。PACE輸出信號TESTP_PACE_OUT1和TESTN_PACE_OUT2分別與TESTP和TESTN多路復(fù)用。PACE寄存器的4:1位設(shè)置通道選擇。如果脈沖指示電路不用，通過PACE寄存器的/PD_PACE位關(guān)斷pace運(yùn)放。說明：如果通道的輸出連接到WCT運(yùn)放（例如，導(dǎo)聯(lián)V）連接到某個(gè)PACE運(yùn)放用作外部起搏脈沖指示，PACE運(yùn)放輸出人為設(shè)定的斬波。細(xì)節(jié)可在威爾遜中心電端（WCT）處看到。右腿驅(qū)動（RLD 直流偏置電路）右腿驅(qū)動電路是一種在ECG系統(tǒng)中抑制電源及其他信號包括熒光燈共模干

7、擾的方式。RLD電路測試被選電極的共模信號并通過反相共模信號驅(qū)動人體產(chǎn)生負(fù)反饋回路。負(fù)反饋回路根據(jù)回路增益降低共模增益?；诨芈分胁煌臉O點(diǎn)要針對用戶系統(tǒng)具體使用穩(wěn)定回路。ADS1294/6/8內(nèi)含選擇通道的多路選擇器和一個(gè)可操作運(yùn)放。所有的運(yùn)放端管腳可用，包括用戶可自行選擇反饋回路使用元件。圖54所示電路為RLD偏置電路所有功能連接。右腿驅(qū)動參考電壓可選擇內(nèi)部產(chǎn)生或通過外部分壓電阻提供。選擇內(nèi)部或外部作為RLD回路的參考電壓由寄存器COFIG3的RLDREF_INT位寫入決定。如果RLD功能不用，運(yùn)放通過PD_RLD位關(guān)斷。這個(gè)寄存器位也在菊花鏈模式中使能關(guān)斷運(yùn)放但對于RLD只對RLD運(yùn)放有

8、效。RLDIN的功能在輸入多路復(fù)用部分有詳細(xì)解釋。在起動運(yùn)行部分的右腿驅(qū)動部分有一個(gè)使用RLD運(yùn)放的示例程序。導(dǎo)聯(lián)脫落指示病人的電極阻抗會隨時(shí)間衰減。必須時(shí)時(shí)監(jiān)測這些電極連接以確保當(dāng)前連接正常。ADS1294/6/8的導(dǎo)聯(lián)脫落功能模塊從各種導(dǎo)聯(lián)脫落指示策略中為用戶選擇了有效靈活的模式。雖然稱為導(dǎo)聯(lián)脫落指示，實(shí)際是指電極脫落指示。基本原理是輸入一個(gè)激勵(lì)信號并查看電路狀態(tài)來確認(rèn)電極是否脫落。如圖52導(dǎo)聯(lián)脫落指示功能模塊框圖所示，本電路提供兩種不同的方法確認(rèn)電極連接狀態(tài)。兩種方法的差別在于激勵(lì)信號在頻率中所占比例。導(dǎo)聯(lián)脫落可有選擇的用于每一個(gè)通道通過設(shè)置LOFF_SENSP和LOFF_SENSN。同

9、時(shí)，可關(guān)斷內(nèi)部激勵(lì)電路只使能監(jiān)測電路。直流激勵(lì)信號在這個(gè)模式下，導(dǎo)聯(lián)脫落指示激勵(lì)是一個(gè)直流信號。如圖50，直流激勵(lì)信號可以來自上拉/下拉電阻或電流源。通過寄存器LOFF的VLEDA_OFF_EN位設(shè)置選擇。通道的正向上拉到電源，反向下拉到地。上拉與下拉電阻可通過寄存器LOFF_FLIP的設(shè)置進(jìn)行交換（如圖51所示）。在使用電流源時(shí)，電流大小通過寄存器LOFF的ILEAD_OFF1:0設(shè)置。相比于10M的上/下拉電阻電流源可提供更高的輸入阻抗。導(dǎo)聯(lián)脫落指示可通過查看芯片輸出數(shù)字編碼或使用片上比較器監(jiān)測輸入電壓。如果任何一個(gè)電極脫落，上位電阻或下拉電阻使電流灌入通道。通過查看輸出編碼可以判斷p或n

10、通道是否脫落。要指出是哪一個(gè)電極脫落，必須使用比較器。監(jiān)測輸出電壓用到一個(gè)比較器和一個(gè)4位DAC，DAC精度由寄存器LOFF的COMP_TH2:0位設(shè)置。比較器的輸出存儲在寄存器LOFF_STAUSP和LOFF_SATUSN中。這兩個(gè)寄存器可當(dāng)做輸出數(shù)據(jù)流的一部分。（見SPI接口中的Date Output Protocal（DOUT）。如果不使用直流導(dǎo)聯(lián)脫落，可通過寄存器CONFIG4的PD_LOFF_COMP位設(shè)置使導(dǎo)聯(lián)脫落比較器掉電。在Guide to Get Up and Running中的Lead-Off一節(jié)有開通導(dǎo)聯(lián)脫落指示的示例。交流導(dǎo)聯(lián)脫落SPI接口SPI兼容的串行接口由四個(gè)信號

11、組成：/CS，SCLK，DIN和DOUT。接口讀取轉(zhuǎn)換數(shù)據(jù)，讀寫寄存器，并控制ADS1294/6/8的操作。/DRDY輸出用作狀態(tài)信號指示數(shù)據(jù)已經(jīng)準(zhǔn)備好了。當(dāng)新的數(shù)據(jù)可用時(shí)/DRDY轉(zhuǎn)為低電平。片選（/CS）片選（/CS）選擇ADS1294/6/8為SPI通訊模式。在串行通訊期間/CS必須保持為低電平。當(dāng)串行通訊結(jié)束后，至少須等待四個(gè)tCLK周期才可將/CS轉(zhuǎn)為高電平。當(dāng)/CS為高時(shí)，串行接口復(fù)位，SCLK和DIN數(shù)據(jù)無效，并且DOUT為高阻態(tài)。當(dāng)數(shù)據(jù)轉(zhuǎn)換完成輸出/DRDY，而不必關(guān)心/CS信號狀態(tài)。串行時(shí)鐘（SCLK）SCLK是串行外圍接口（SPI）的串行時(shí)鐘，用作向芯片移入指令和移出數(shù)據(jù)。

12、串行時(shí)鐘（SCLK）是一個(gè)施密特觸發(fā)輸入且是ADS1294/6/8上數(shù)據(jù)通過DIN和DOUT輸入輸出時(shí)鐘。盡管輸入有滯后現(xiàn)象，仍推薦SCLK盡可能保持干凈避免毛刺防止意外故障發(fā)生時(shí)鐘事件。SCLK的最大絕對值詳見表Serial Interface Timing。當(dāng)指令隨SCLK移入芯片，要確保芯片已處理SCLKs全部設(shè)置。若未處理將導(dǎo)致芯片的串行接口變?yōu)槲粗獞B(tài)，可通過設(shè)置/CS為高電平恢復(fù)。對于一個(gè)信號轉(zhuǎn)換，SCLK的最小速度取決于通道數(shù)，分辨率位數(shù)和輸出數(shù)據(jù)速率。芯片工作于RDATAC模式或因數(shù)據(jù)需求處理一個(gè)RDATA指令下都可進(jìn)行數(shù)據(jù)檢索。此時(shí)SCLK速率受限于RDATAC。對于RDATA

13、指令，如果數(shù)據(jù)必須在兩個(gè)連續(xù)的/DRDY信號間讀取速率受限。以上為假設(shè)在數(shù)據(jù)采集時(shí)沒有其他指令需處理。數(shù)據(jù)輸入（DIN）ADS1294/6/8的數(shù)據(jù)輸入管腳（DIN）伴隨SCLK使用（編碼指令和寄存器數(shù)據(jù)）。芯片在SCLK下降沿鎖存DIN數(shù)據(jù)。數(shù)據(jù)輸出（DOUT）數(shù)據(jù)輸出管腳（DOUT）用作隨SCLK從ADS1294/6/8讀取轉(zhuǎn)換和寄存器數(shù)據(jù)。DOUT上的數(shù)據(jù)在SCLK的上升沿移出。當(dāng)/CS為高電平時(shí)DOUT為高阻態(tài)。在連續(xù)讀取模式下（更多細(xì)節(jié)見SPI Command Definitions），DOUT輸出線路也指示了何時(shí)新的數(shù)據(jù)可用。這個(gè)特性可以最小化芯片和系統(tǒng)控制之間的連接數(shù)。圖32所示

14、為ADS1298數(shù)據(jù)輸出框圖。數(shù)據(jù)檢索數(shù)據(jù)檢索可用兩種方式中的一個(gè)完成。連續(xù)讀取數(shù)據(jù)指令（詳見RDATAC：Read Data Continuous）用作設(shè)置芯片工作在連續(xù)讀取數(shù)據(jù)模式無需再發(fā)送編碼。讀數(shù)據(jù)指令（見RDATA：Read Data）只能從芯片讀取一次輸出數(shù)據(jù)（更多細(xì)節(jié)見SPI Command Definitions）。轉(zhuǎn)換數(shù)據(jù)讀取是通過移出DOUT上數(shù)據(jù)。DOUT上的數(shù)據(jù)最高有效位MSB在時(shí)鐘SCLK的第一個(gè)上升沿輸出。/DRDY在SCLK第一個(gè)上升沿變?yōu)楦唠娖?。在整個(gè)讀操作過程中DIN保持低電平。輸出數(shù)據(jù)位數(shù)取決于通道數(shù)和每個(gè)通道數(shù)據(jù)位數(shù)。對于ADS1298，輸出數(shù)據(jù)位數(shù)是（2

15、4狀態(tài)位+24位*8通道）=216位。24狀態(tài)位的格式是：（1100+LOFF_STATP+LOFF_STATN+GPIO寄存器4：7位）。每個(gè)通道數(shù)據(jù)的格式是兩個(gè)補(bǔ)碼和一個(gè)MSB。當(dāng)使用用戶寄存器設(shè)置某個(gè)通道掉電時(shí)，相應(yīng)的通道輸出0。但是，通道輸出順序保持不變。對于ADS1294和ADS1296，分別設(shè)置最后四個(gè)和兩個(gè)通道輸出0。ADS1294/6/8具有一個(gè)多次讀取特性。數(shù)據(jù)可被讀出多次通過提供多個(gè)SCLK，在這種情況下MSB數(shù)據(jù)位在讀出最后一位后重復(fù)。對于多次讀取/DAISY_EN位必須在寄存器CONFIG1中設(shè)置為1。數(shù)據(jù)收發(fā)準(zhǔn)備狀態(tài)（/DRDY）/DRDY為輸出。當(dāng)它變?yōu)榈碗娖奖硎拘?/p>

16、的轉(zhuǎn)換數(shù)據(jù)已進(jìn)入準(zhǔn)備狀態(tài)。數(shù)據(jù)收發(fā)準(zhǔn)備狀態(tài)信號發(fā)出后/CS無效。/DRDY的狀態(tài)由芯片決定，無論芯片是工作在RDATAC模式還是RDATA指令用作即刻讀取數(shù)據(jù)。（更多細(xì)節(jié)見SPI Command Definitions中的RDATAC：Read Data Continuous和RDATA：Read Data）。當(dāng)在RDATA指令下讀取數(shù)據(jù)，讀操作可在下個(gè)/DRDY有效時(shí)進(jìn)行而不會丟失數(shù)據(jù)。START管腳或START指令用作啟動芯片無論是在正常數(shù)據(jù)捕捉模式或脈沖數(shù)據(jù)捕捉模式下。圖33所示是數(shù)據(jù)檢索中/DRDY，DOUT和SCLK間的關(guān)系（前提為ADS1298具備24位分辨率數(shù)據(jù)速率可選）。在SC

17、LK的上升沿DOUT鎖存輸出，SCLK下降沿/DRDY拉高。說明：/DRDY在SCLK第一個(gè)下降沿變?yōu)楦唠娖讲挥藐P(guān)心芯片是否已恢復(fù)數(shù)據(jù)或指令從DIN腳送入。GPIOADS1294/6/8在普通模式下有四個(gè)可用的通用數(shù)字I/O（GPIO）。寄存器的GPIOC位可分別配置數(shù)字I/O為輸入或輸出。GPIO寄存器的GPIOD位控制管腳的電平。當(dāng)讀取GPIOD位，讀到的是管腳的邏輯電平，不管此時(shí)管腳設(shè)置的是輸入還是輸出。當(dāng)配置GPIO管腳為輸入，寫操作到相應(yīng)的GPIOD位無效。當(dāng)配置為輸出時(shí)，輸出數(shù)據(jù)為寫入GPIOD位的值。當(dāng)配置為輸入，這些管腳必須有驅(qū)動（不可懸空）。上電或復(fù)位后配置GPIO為輸入。圖

18、34為GPIO口結(jié)構(gòu)圖。如不用管腳需短接到DGND。GPIO1可用作PACEIN信號；GPIO2可復(fù)用為RESP_BLK信號；GPIO3可復(fù)用為RESP；GPIO4可復(fù)用為RESP_PH。掉電（/PWDN）當(dāng)/PWDN置為低，所有片上電路掉電。將/PWDN置高，退出掉電模式。退出掉電模式后，內(nèi)部晶振和參考時(shí)鐘啟動。說明：在掉電模式中外部時(shí)鐘關(guān)斷以降低能耗。復(fù)位（/RESET）ADS1294/6/8有兩種復(fù)位方式：置/RESET為低，或發(fā)送RESET指令。使用/RESET腳，拉為低電平強(qiáng)制復(fù)位。在置/RESET為高前要確保最小脈沖寬度時(shí)間符合規(guī)格說明書要求。編碼指令RESET在第八個(gè)SCLK下降

19、沿有效。復(fù)位需要18個(gè)tCLK周期完成配置寄存器為默認(rèn)狀態(tài)的初始化操作和開啟轉(zhuǎn)換周期。說明：無論寄存器CONFIG1和RESP是否使用WREG指令進(jìn)行新的配置，內(nèi)部RESET都會自動發(fā)送到數(shù)字濾波器。START控制轉(zhuǎn)換可用START管腳或START指令。START管腳必須為高或必須START指令才能從芯片讀取轉(zhuǎn)換數(shù)據(jù)。當(dāng)START為低或未發(fā)送START指令，/DRDY信號無效。當(dāng)使用START指令控制轉(zhuǎn)換，保持START腳為低。ADS1294/6/8有兩種控制轉(zhuǎn)換模式：連續(xù)模式和單發(fā)模式。SINGLE_SHOT（CONFIG4的第三位）選擇模式。在多系統(tǒng)配置中START管腳用作各系統(tǒng)同步（更多

20、細(xì)節(jié)見SPI Interface的Multiple Device Configuration）。建立時(shí)間建立時(shí)間（tSETTLE）當(dāng)START信號為高后轉(zhuǎn)換器輸出全部數(shù)據(jù)所需的時(shí)間。當(dāng)START為高，/DRDY也為高。/DRDY的下降沿指示數(shù)據(jù)處于準(zhǔn)備狀態(tài)。圖35所示為時(shí)間框圖，表9所示為不同的數(shù)據(jù)速率所需的建立時(shí)間。建立時(shí)間取決于fCLK和抽樣率（由寄存器CONFIG1的DR2:0控制）。表8所示為建立時(shí)間用作tCLK。說明：當(dāng)START保持為高電平且輸入信號有一個(gè)躍階變化，濾波器需要3*tDR時(shí)間周期來產(chǎn)生新的值。當(dāng)要使用起搏脈沖指示功能需測量窄的起搏脈沖時(shí)這個(gè)時(shí)間必須考慮。連續(xù)模式當(dāng)ST

21、ART腳置高或發(fā)送START指令轉(zhuǎn)換開始。如圖36所示，當(dāng)轉(zhuǎn)換開始/DRDY輸出高電平，當(dāng)數(shù)據(jù)處于準(zhǔn)備狀態(tài)輸出低電平。轉(zhuǎn)換持續(xù)直到START腳置低或系統(tǒng)接收到STOP指令。當(dāng)START腳置低或已接收到STOP指令，允許完成正在進(jìn)行的轉(zhuǎn)換。圖37和表10為在連續(xù)模式下/DRDY與START和START/STOP指令控制轉(zhuǎn)換所需時(shí)間。為了保證轉(zhuǎn)換器連續(xù)工作，可將START固定拉高。說明：當(dāng)工作模式從脈沖切換到連續(xù)模式，START為脈沖信號或在START指令后發(fā)送STOP指令。單發(fā)模式寄存器CONFIG4的SINGLE_SHOT位置1為單發(fā)模式。ADS1294/6/8在單發(fā)模式中當(dāng)START置高或發(fā)

22、送一次START指令轉(zhuǎn)換一個(gè)數(shù)據(jù)。如圖37所示，當(dāng)轉(zhuǎn)換完成，/DRDY輸出低電平且下一個(gè)轉(zhuǎn)換停止。無論轉(zhuǎn)換數(shù)據(jù)是否讀取，/DRDY保持低電平不變。開始一次新的轉(zhuǎn)換，將START置低后再拉高，或重新發(fā)送一次START指令。說明，當(dāng)工作狀態(tài)從連續(xù)切換到單發(fā)，確保START為脈沖信號或在START指令后發(fā)送STOP指令。ADS1298 的常見問題1、 問：我想使用不帶 MMB0 的 ADS1298ECGFE EVM，這是否可能？答：是的，完全沒問題！不過應(yīng)首先考慮到以下幾個(gè)方面：- 電路板電源ADS1298ECGFE 板的電源來自 10 引腳雙排插座 J4。通過 MMB0 連接頭 J5，可將 +5V

23、、+3.3V 以及 +1.8V 交付給ADS1298 板。+5V 供電電壓通過穩(wěn)壓器，可為 ADS1298 芯片提供模擬電壓。模擬電壓軌既可以是 0V 和 +3.3，也可以是 +/-2.5V，具體情況取決于 JP2 和 JP24。可通過 JP28 對 ADS1298 的數(shù)字電壓軌進(jìn)行配置。您既能夠選擇采用 3.3V 供電電源（短 JP28 引腳 2-3），也可以選擇 1.8V 供電電壓（短 JP28 引腳 1-2）。實(shí)際施加的電壓不需要直接連接 J4，可施加測試點(diǎn) TP7（+5V）、TP9（+1.8V）以及 TP10（+3.3V）。接地通過 TP1、TP8、TP11 提供，J4 引腳 5 和

24、6 以及 J3 引腳 4、10 和 18。- SPI 接口SPI 通信需要 SCLK、SOMI 和 SIMO 最少三線接口。ADS1298 屬于從系統(tǒng) (SLAVE) 器件，不能生成串行時(shí)鐘。SCLK 線路在 J3 引腳 4 上。SIMO 與 SOMI 分別位于 J3 引腳 11 和 13 上。SCLK 應(yīng)為低，有效數(shù)據(jù)在下降時(shí)鐘沿上。這通常被視為 SPI 模式 1。2、問：ADS1298ECGFE-PDK 板的光繪文件在哪里？答：以下為采用 TQFP 封裝的 ADS1298ECGFE-PDK、ADS1298RECGFE-PDK 以及 ADS1198/1298ECGFE-PDK 的光繪 (Ge

25、rber) 文件。- ADS1298ECGFE-PDK Rev A - BGA 版本- ADS1198/1298ECGFE-PDK Rev CTQFP 版本- ADS1298RECGFE-PDK Rev B 只有 BGA 版本3、問：DRDY 輸出該如何處理？我的處理器沒有 DRDY 輸入，因而我不確定該信號應(yīng)連接到什么地方。答：ADS1298 的 DRDY 輸出旨在作為主機(jī)處理器的中斷發(fā)揮作用。大多數(shù)微控制器或數(shù)字信號處理器都能在執(zhí)行外部外設(shè)（如 ADS1298 連接到 SPI 端口）計(jì)算時(shí)提供“中斷”功能。代碼開發(fā)人員可在中斷服務(wù)例程 (ISR) 中放入一些內(nèi)容，在控制器進(jìn)行 ISR 相關(guān)

26、任務(wù)時(shí)準(zhǔn)備就緒。對于 ADS1298 來說，可讀取相當(dāng)于 8 個(gè)通道的數(shù)據(jù)和狀態(tài)字節(jié)，也就是存儲和處理 9*24 位信息。4、問：在 ADS1298RECGFE-PDK 上，MSP430G2121 的目的是什么？答：ADS1298RECGFE-PDK 板上的 MSP430G2121 可對呼吸進(jìn)行仿真。其通過工廠編程（通過J7）產(chǎn)生 0.1 到 0.5Hz 的方波。頻率在 GUI 中可選為 0.1、0.2、0.3（默認(rèn)）、0.4 或 0.5Hz。該信號通過 JP36 饋送至比較器（U12 引腳 2），而比較器輸出則驅(qū)動模擬開關(guān) (U11)。如果希望使用自己的信號生成器對呼吸進(jìn)行仿真，則可向 SM

27、A 連接頭 (J6) 施加方波，并將 JP36 上的旁路轉(zhuǎn)移覆蓋引腳 2-3。MSP430 的目的僅限于評估呼吸功能，而不必連接額外的 EVM 測試設(shè)備。處理器的任何元素都不必置入 J7。J7 的目的是協(xié)助 MSP430G2121 的雙線 JTAG (Spy-Bi-Wire) 接口，這也是我們對器件編程并生成上述方波的方法。5、問：ADS1298 上的 EEPROM 有何作用？它包含哪些數(shù)據(jù)？答：ADS1298ECGFE 板上 J3 以南 U16 上的 EEPROM 包含電路板的匯編級相關(guān)數(shù)據(jù)。其包含唯一的匯編部件號和電路板的匯編修訂號。最終用戶不用擔(dān)心 EEPROM 中的任何事項(xiàng)，ADS12

28、98ECGFE-PDK 軟件不會詢問 EEPROM，而且其也不包含運(yùn)行 GUI 所需的“啟動數(shù)據(jù)”。6、問：ADS1298 可用的最高 SCLK 速度是多少？答：最高的 SCLK 速度取決于所施加的 DVdd 電壓。如 DVdd 在 2.7 和 3.6VDC 之間，則最快速 SCLK 為 20MHz（50ns 周期）；如 DVdd 低于 2.7V，則 SCLK 限于 66.6ns 周期，頻率約 15MHz。7、問：ADS1298/ADS1298R 有什么區(qū)別？答：ADS1298 與 ADS1298R 的主要區(qū)別在于 ADS1298R 集成了與 CH1 相關(guān)的呼吸阻抗測量功能（參見本產(chǎn)品說明書第 9 頁頂部信息）。此外二者一致。如欲了解有關(guān)功能如何工作的細(xì)節(jié)，請參見應(yīng)用手冊：使用阻抗充氣造影術(shù)進(jìn)行呼吸測量ADS1298R 不提供采用 TQFP 封裝的版本，僅提供 BGA 版。8、問：我剛拿到 ADS1298ECGFE-PDK，但總遇到故障消息“下載失敗復(fù)位硬件”。這是什么原因？