EDA實(shí)驗(yàn)消抖電路的頂層設(shè)計(jì)和移位寄存器的功能仿真

1、EDA實(shí)驗(yàn)四 消抖電路的頂層設(shè)計(jì)和移位寄存器的功能仿真一、實(shí)驗(yàn)?zāi)康模毫私庀峨娐返脑砼c應(yīng)用并用VHDL頂層代碼實(shí)現(xiàn)；了解觸發(fā)器的基本原理，并且掌握LPM元件定制；掌握基本時(shí)序電路VHDL編寫；了解移位寄存器的工作原理與應(yīng)用；熟悉波形仿真基本方法；熟悉相關(guān)LPM元件定制；掌握VHDL元件例化方法；了解混合模塊的工程設(shè)計(jì)方法。二、實(shí)驗(yàn)內(nèi)容：實(shí)驗(yàn)內(nèi)容分為兩部分，一是消抖電路的設(shè)計(jì)與實(shí)現(xiàn)，其中底層用DFF：LPM_FF定制，頂層用VHDL結(jié)構(gòu)式描述；另外一個(gè)內(nèi)容是74194（移位寄存器）功能仿真，了解具體的仿真方法與步驟。三、實(shí)驗(yàn)方法：實(shí)驗(yàn)方法：采用基于FPGA進(jìn)行數(shù)字邏輯電路設(shè)計(jì)的方法。采用的軟件

2、工具是QuartusII軟件仿真平臺，采用的硬件平臺是Altera EPF10K20TI144_4的FPGA試驗(yàn)箱。實(shí)驗(yàn)步驟：1、編寫源代碼（或者繪制電路邏輯圖）。打開QuartusII軟件平臺，點(diǎn)擊File中的New建立一個(gè)文件。編寫的文件名與實(shí)體名一致，點(diǎn)擊File/Save as以“.vhd”為擴(kuò)展名存盤文件。2、按照實(shí)驗(yàn)箱上FPGA的芯片名更改編程芯片的設(shè)置。操作是點(diǎn)擊Assign/Device,選取芯片的類型。3、編譯與調(diào)試。確定源代碼文件為當(dāng)前工程文件，點(diǎn)擊Complier進(jìn)行文件編譯。編譯結(jié)果有錯(cuò)誤或警告，則將要調(diào)試修改直至文件編譯成功。4、波形仿真及驗(yàn)證。在編譯成功后，點(diǎn)擊Wa

3、veform開始設(shè)計(jì)波形。點(diǎn)擊“insert the node”,按照程序所述引腳,任意設(shè)置各輸入節(jié)點(diǎn)的輸入波形點(diǎn)擊保存按鈕保存。5、FPGA芯片編程及驗(yàn)證，應(yīng)記錄實(shí)驗(yàn)結(jié)果進(jìn)行分析。四、實(shí)驗(yàn)過程：實(shí)驗(yàn)（一）消抖電路的設(shè)計(jì)與實(shí)現(xiàn)a）利用LPM元件定制D觸發(fā)器，具體步驟如下：（1）按照上次實(shí)驗(yàn)定制LPM的步驟和方法進(jìn)行定制，lpm_ff元件所示的宏功能選擇對話框的左側(cè)列表中選擇Installed Plug_Ins->Storage->lpm_ff項(xiàng)。（2）在參數(shù)設(shè)置頁面1中，輸入data選用1位，clock為時(shí)鐘信號，類型為D型。（3）在參數(shù)設(shè)置頁面2中添加異步清零和異步置1.然后按f

4、inish完成，然后找出定制文件夾中的VHDL文件，名稱為lpm_D.vhd。至此D觸發(fā)器定制完成，然后設(shè)計(jì)消抖電路。b)消抖電路的設(shè)計(jì)，步驟如下：（1）新建一個(gè)工程文件，工程名和文件名均為xiaodou，然后按照實(shí)驗(yàn)箱上FPGA的芯片名更改芯片的設(shè)置，選取芯片類型，建好工程。設(shè)置如下圖所示：（2)工程建好后，然后將步驟a中定制的lpm_D.vhd文件復(fù)制到xiaodou文件夾中，即是放置底層文件。（3）新建文件，編寫VHDL源代碼，用結(jié)構(gòu)式描述完成消抖電路的頂層設(shè)計(jì)，然后保存編譯，并進(jìn)行波形仿真。VHDL代碼如下：library ieee;use ieee.std_logic_1164.al

5、l;entity xiaodou is port(d_in,clk:in STD_LOGIC; clk_out: out STd_LOGIC);end xiaodou;architecture a of xiaodou is signal w,x: STD_LOGic ;component lpm_D isport(clock:in std_logic; data:in std_logic; Q:out std_logic);end component;begindff1:lpm_D port map(clk,d_in,w);dff2:lpm_D port map(clk,w,x);clk_o

6、ut<=w and (not x);end a;C)、波形仿真波形仿真過程。點(diǎn)擊file->new,選擇Vector Waveform File,新建一個(gè)波形仿真文件，然后在空白處點(diǎn)擊右鍵，選擇“Insert Node or Bus”,出現(xiàn)一個(gè)對話框，進(jìn)行添加節(jié)點(diǎn)，然后輸入時(shí)鐘激勵(lì)信號，并進(jìn)行參數(shù)設(shè)置，兩個(gè)重要的參數(shù):End time結(jié)束時(shí)間和Grid size網(wǎng)格大小。點(diǎn)擊Edit->Value->Clock,出現(xiàn)一個(gè)對話框設(shè)置時(shí)鐘激勵(lì)周期，相位以及其他參數(shù)，（注意d_in的時(shí)鐘設(shè)置）點(diǎn)擊OK，顯示波形圖如下：接著保存波形文件，然后進(jìn)行仿真。在仿真之前要先生成功能仿真

7、表，首先要先設(shè)置仿真模式。然后點(diǎn)擊菜單項(xiàng)Processing->Generate Function Simulation Netlist,產(chǎn)生功能仿真所需要的網(wǎng)表，接著就能進(jìn)行仿真操作了。波形仿真。打開processing 仿真工具，出現(xiàn)仿真設(shè)置對話框，然后開始進(jìn)行功能仿真。這是功能仿真即波形仿真的波形圖。d）、波形仿真圖分析由D觸發(fā)器的工作原理可知，當(dāng)CLK為上升沿是，輸入端有效，即是clk上升沿，d_in為高電平時(shí)，clk_out為高，d_in為低電平時(shí)，clk_out為低，；clk不是上升沿則clk_ou保持前一個(gè)值不變。由波形圖可知，正符合上述結(jié)果，這樣設(shè)計(jì)也就實(shí)現(xiàn)了消抖的功能，

8、是輸出為穩(wěn)定的脈沖，而不會隨輸入的波動而出現(xiàn)波動。由波形圖也可以看出雖然輸入不穩(wěn)定但是輸出任然是穩(wěn)定的，這樣就達(dá)到了目的。f)下載驗(yàn)證：波形仿真進(jìn)行完之后再進(jìn)行一次全編譯，后設(shè)置引腳，引腳設(shè)置如下：其中CLK為時(shí)鐘輸入，每當(dāng)上升沿時(shí)D觸發(fā)器有效。硬件實(shí)驗(yàn)箱的驗(yàn)證結(jié)果如下：按下70按鈕，輸出9led則會亮，而且穩(wěn)定，在驗(yàn)證結(jié)果的過程注意講clk的時(shí)鐘周期調(diào)長些，以便于觀察。此次實(shí)驗(yàn)的觀察結(jié)果和波形驗(yàn)證的一樣，即是實(shí)現(xiàn)了消抖電路的功能。RTL Viewer 原理圖：實(shí)驗(yàn)（二）移位寄存器的功能仿真此次實(shí)驗(yàn)的目的旨在學(xué)習(xí)電路仿真的基本方法，并不要求下載驗(yàn)證，熟悉功能仿真的步驟。實(shí)驗(yàn)過程如下：用一片74

9、194芯片連接好功能驗(yàn)證電路，如下圖所示：畫好驗(yàn)證電路圖之后就進(jìn)行功能仿真（此處編譯過程省略），具體的仿真步驟如下;1) 新建波形文件后的波形圖參數(shù)設(shè)置設(shè)置網(wǎng)格寬度Grid size和時(shí)間軸長度End time 。這兩個(gè)參數(shù)是波形圖的基本參數(shù)。添加節(jié)點(diǎn)前設(shè)置好參數(shù)可以減少波形圖重復(fù)調(diào)整的時(shí)間開銷。網(wǎng)格寬度和時(shí)間周期密切相關(guān)，通常設(shè)置為時(shí)鐘周期的四分之一，二分之一或者整數(shù)倍。時(shí)間軸長度默認(rèn)為1us，需要配合網(wǎng)格保證充裕的仿真時(shí)間。此處設(shè)置為時(shí)鐘的二分之一。2）添加節(jié)點(diǎn)或總線后的信號整合和位置分配添加節(jié)點(diǎn)或總線后的VWF文件如下圖所示，信號雜亂需要重新調(diào)整位置和整合。信號位置分配注意：激勵(lì)輸入信號

10、（I類）和待分析的輸出信號（O類R類C類）上下放置，界限分明；時(shí)鐘信號置頂，其他輸入信號按“異步控制，同步控制，數(shù)據(jù)輸入”順序向下放置；同一元器件的控制信號就近放置；同一功能的控制信號就近放置。重新調(diào)配后的圖形如下所示：然后進(jìn)行信號整合，把信號整合成總線，整合注意：符合總線形式的I/O信號優(yōu)先整合；同一器件和同一屬性的控制信號優(yōu)先整合；脈沖信號一般不整合；整合前信號應(yīng)按“高位->低位”順勛鄉(xiāng)向下放置；整合后信號名以能直觀反映該信號功能為宜。信號整合后的波形圖如下圖所示：3）激勵(lì)輸入及分段仿真，設(shè)置仿真激勵(lì)及仿真注意如下：（1）首先設(shè)置時(shí)鐘等系統(tǒng)信號激勵(lì)完成電路初始狀態(tài)，如下圖所示：(2)

11、、分段仿真，將時(shí)間軸劃分為連續(xù)的時(shí)間段，一時(shí)間段完成一小步實(shí)驗(yàn)內(nèi)容。一小段信號激勵(lì)輸入完成后立即生成波形并判斷結(jié)果；波形正確之后再根據(jù)下一步實(shí)驗(yàn)內(nèi)容直至完成所有的實(shí)驗(yàn)內(nèi)容仿真。一、仿真并行置入1010，仿真波形如下圖：結(jié)果判斷：由上波形圖可知，當(dāng)clk為上升沿，sl_sr為11時(shí)，輸入abcd為1010，則輸出q_abcd并行置入1010，結(jié)果正確。二、接著進(jìn)行仿真異步清零功能，仿真波形如下：結(jié)果判斷：clrn為異步清零，當(dāng)clrn為低電平時(shí)，輸出端清零，由上波形圖可看出，當(dāng)clrn為低電平時(shí)，輸出q_abcd清零，仿真結(jié)果正確。三、串行右移仿真，仿真波形如下：結(jié)果分析：串行右移是當(dāng)s為01時(shí)

12、，clk處于上升沿時(shí)，輸出結(jié)果為SRSI，ABC，由上面兩個(gè)波形可知，當(dāng)處于細(xì)線位置時(shí)分別發(fā)生串行右移，對圖一在原有的基礎(chǔ)上移入數(shù)據(jù)位為1，故結(jié)果為1000，正確；對于圖二，當(dāng)clk處于上升沿時(shí)，移入數(shù)據(jù)位為0，故結(jié)果為0100，波形仿真正確。四、串行左移仿真，仿真波形如下圖：結(jié)果分析：串行左移是當(dāng)s為10時(shí)，clk處于上升沿時(shí)，輸出結(jié)果為BCD，SLSI。由上面兩個(gè)波形可知，當(dāng)處于細(xì)線位置時(shí)分別發(fā)生串行左移，對圖一在原有的基礎(chǔ)上移入數(shù)據(jù)位為1，故結(jié)果為1001，正確；對于圖二，當(dāng)clk處于上升沿時(shí)，移入數(shù)據(jù)位為0，故結(jié)果為0010，波形仿真正確。五、保持仿真，此步驟以上波形均有說明，當(dāng)s為00，clk為上升沿時(shí)，輸出保持當(dāng)前值不變，由以上波形圖可看出仿真結(jié)果是正確的。至此移位寄存器的波形仿真完成，最終結(jié)果為上