AD9854中文數(shù)據(jù)手冊(cè)

1、DDS模塊設(shè)計(jì)DDS模塊的設(shè)計(jì)是本系統(tǒng)的重點(diǎn)，也是本章闡述的重點(diǎn)。DDS模塊主要是圍繞芯片AD9852進(jìn)行設(shè)計(jì)的，設(shè)計(jì)要求既要滿(mǎn)足性能指標(biāo)，還要求優(yōu)化電路，減小電路面積，否則13路DDS共同存在會(huì)使系統(tǒng)體積顯得較大。下面先介紹AD9852的基本特性。4.2.1 AD9852介紹圖4-2 AD9852功能結(jié)構(gòu)框圖chart4-2 AD9852 function and structure 如圖4-2所示，AD9852內(nèi)部包括一個(gè)具有48位相位累加器、一個(gè)可編程時(shí)鐘倍頻器、一個(gè)反sinc濾波器、兩個(gè)12位300MHz DAC，一個(gè)高速模擬比較器以及接口邏輯電路。其主要性能特點(diǎn)如下：1. 高達(dá)300

2、MHz的系統(tǒng)時(shí)鐘；2. 能輸出一般調(diào)制信號(hào)，F(xiàn)SK，BPSK，PSK，CHIRP，AM等；3. 100MHz時(shí)具有80dB的信噪比；4. 內(nèi)部有4*到20*的可編程時(shí)鐘倍頻器；5. 兩個(gè)48位頻率控制字寄存器，能夠?qū)崿F(xiàn)很高的頻率分辨率。6. 兩個(gè)14位相位偏置寄存器，提供初始相位設(shè)置。7. 帶有100MHz的8位并行數(shù)據(jù)傳輸口或10MHz的串行數(shù)據(jù)傳輸口。AD9852的芯片封裝圖如下：圖4-3 AD9852芯片封裝圖chart4-3 AD9852 chip encapsulationAD9852有40個(gè)程序寄存器，對(duì)AD9852的控制就是對(duì)這些程序寄存器寫(xiě)數(shù)據(jù)實(shí)現(xiàn)的。表4-1 AD9852并行

3、接口寄存器功能Table 4-1 AD9852 parallel interface registers function 并行地址寄存器功能默認(rèn)值0x000x01相位寄存器#1<13:8>(15,14位無(wú)效)相位寄存器#1<7:0>0x000x000x020x03相位寄存器#2<13:8>(15,14位無(wú)效)相位寄存器#2<7:0>0x000x000x040x050x060x070x080x09頻率轉(zhuǎn)換字#1<47:40>頻率轉(zhuǎn)換字#1<39:32>頻率轉(zhuǎn)換字#1<31:24>頻率轉(zhuǎn)換字#1<23:16

4、>頻率轉(zhuǎn)換字#1<15:8>頻率轉(zhuǎn)換字#1<7:0>0x000x000x000x000x000x000x0A0x0B0x0C0x0D0x0E0x0F頻率轉(zhuǎn)換字#1<47:40>頻率轉(zhuǎn)換字#1<39:32>頻率轉(zhuǎn)換字#1<31:24>頻率轉(zhuǎn)換字#1<23:16>頻率轉(zhuǎn)換字#1<15:8>頻率轉(zhuǎn)換字#1<7:0>0x000x000x000x000x000x000x100x110x120x130x140x15三角頻率字<47:40>三角頻率字<39:32>三角頻率字<3

5、1:24>三角頻率字<23:16>三角頻率字<15:8>三角頻率字<7:0>0x000x000x000x000x000x000x160x170x180x19更新時(shí)鐘計(jì)數(shù)器<31:24>更新時(shí)鐘計(jì)數(shù)器<23:16>更新時(shí)鐘計(jì)數(shù)器<15:8>更新時(shí)鐘計(jì)數(shù)器<7:0>0x000x000x000x400x1A0x1B0x1C邊沿速率計(jì)數(shù)器<19:16>(23,22,21,20不起作用)邊沿速率計(jì)數(shù)器<15:8>邊沿速率計(jì)數(shù)器<7:0>0x000x000x000x1D0x1E0x

6、1F0x20節(jié)電控制時(shí)鐘倍頻控制器DDS模式控制與累加器清零控制傳輸模式，和OSK控制0x000x640x200x200x210x22輸出幅度乘法器I<11:8>(15,14,13,12不起作用)輸出幅度乘法器I<7:0>0x000x000x230x24輸出幅度乘法器Q<11:8>(15,14,13,12不起作用)輸出幅度乘法器Q<7:0>0x000x000x25輸出邊沿變化率控制器<7:0>0x800x260x27QDAC,Q通道D/A輸入<11:8>QDAC，Q通道D/A輸入<7:0>0x000x00表4-

7、2 AD9852控制寄存器功能Table 5-2 AD9852 control registers function 地址默認(rèn)值0x1D N NN比較器0控制DACI通道DAC數(shù)字部分0x00 0x1E NPLL范圍PLL低通倍頻位倍頻位倍頻位倍頻位倍頻位0x64 0x1F ACC1清零ACC清零Triangle N模式位 2模式位 2模式位 2 內(nèi)部更新0x01 0x20 N開(kāi)輸出濾波OSK使能OSK模式 NN串行地位字節(jié)優(yōu)先SDO有效0x20 通過(guò)并行總線將數(shù)據(jù)寫(xiě)入程序寄存器時(shí)，實(shí)際上只是暫存在I/O緩沖區(qū)中，只有提供更新信號(hào)，這些數(shù)據(jù)才會(huì)更新到程序寄存器。AD9852提供兩種更新方式，內(nèi)

8、部更新和外部更新。內(nèi)部更新通過(guò)更新時(shí)鐘計(jì)數(shù)器完成，當(dāng)計(jì)數(shù)器計(jì)自減為零后會(huì)產(chǎn)生一個(gè)內(nèi)部更新信號(hào)；外部更新需要在外部更新管腳上給與一個(gè)高電平脈沖。默認(rèn)的更新模式為內(nèi)部更新，可以通過(guò)設(shè)置控制寄存器0x1F的0位進(jìn)行修改。 多AD9852應(yīng)用原理與方法多路相位可控信號(hào)源的設(shè)計(jì)關(guān)鍵是實(shí)現(xiàn)多路DDS模塊的相位的同步控制。要實(shí)現(xiàn)多路DDS相位同步，只需要在各DDS設(shè)置完成相位偏置后，提供一個(gè)使各路DDS同步工作的外部更新信號(hào)。根據(jù)這樣的工作原理，以AD9852為例，給出多路相位可控信號(hào)源的基本結(jié)構(gòu)。 圖4-4 多路DDS組成相位可控信號(hào)原理圖chart4-4 mult-DDS constitution an

9、d principium 圖4-4中左半部分是一個(gè)正確多路DDS的結(jié)構(gòu)，由一個(gè)統(tǒng)一時(shí)鐘源提供參考時(shí)鐘，相位偏置通過(guò)并行或串行總線設(shè)置，其值保存于各路AD9852的緩沖寄存器中。通過(guò)統(tǒng)一的外部更新信號(hào)啟動(dòng)各路DDS同步工作，從而實(shí)現(xiàn)了各路DDS信號(hào)之間以固定的相位差同步工作。參考時(shí)鐘的連線方式很重要，圖4-4右半部分給出了種錯(cuò)誤的連接方式。參考時(shí)鐘到各DDS的距離不等，這就會(huì)引起各路DDS的參考時(shí)鐘不同步，從而也無(wú)法保證各路DDS的同步。此外外部更新信號(hào)Update雖然沒(méi)有必要嚴(yán)格的等長(zhǎng)，但最好要與參考時(shí)鐘保證正確的時(shí)序，因?yàn)閁pdate信號(hào)送入AD9852后會(huì)在內(nèi)部系統(tǒng)時(shí)鐘（由外部時(shí)鐘倍頻和鎖

10、相得到）的上升沿觸發(fā)更新。各路DDS的Update信號(hào)與內(nèi)部系統(tǒng)時(shí)鐘有可能出現(xiàn)一個(gè)時(shí)鐘周期的抖動(dòng)，在這個(gè)系統(tǒng)時(shí)鐘的前后兩個(gè)時(shí)間點(diǎn)產(chǎn)生更新。Update信號(hào)與系統(tǒng)時(shí)鐘的時(shí)序要求如下：圖4-5a 單端外部參考時(shí)鐘輸入模式下更新信號(hào)時(shí)序chart 4-5a Update scheduling in single refer clock mode 圖4.5b 差分外部參考時(shí)鐘輸入模式時(shí)序更新信號(hào)時(shí)序chart 4-5a Update scheduling in differnece refer clock mode對(duì)于AD9852而言，其真正的相位值，是相位偏置值和相位累加器的輸出值的和，在對(duì)相位偏置

11、值更新時(shí)，一定要保證相位累加器的值是確定的。最簡(jiǎn)單的方法是在設(shè)置相位前，將所有AD9852通過(guò)Master Reset信號(hào)重置，此時(shí)AD9852的寄存器恢復(fù)到默認(rèn)值（見(jiàn)表4-1）。下面步驟可完成對(duì)多個(gè)AD9852實(shí)現(xiàn)相位可控同步輸出：1，上電后給所有AD9852的復(fù)位信號(hào)管腳MasterRest提供一個(gè)長(zhǎng)達(dá)10個(gè)系統(tǒng)時(shí)鐘的復(fù)位信號(hào)，此時(shí)所有AD9852的程序寄存器都恢復(fù)為默認(rèn)值。2,使用并行總線設(shè)置AD9852的特殊功能寄存器：a,更新模式設(shè)置為外部信號(hào)更新模式，且DDS工作在Single模式下，即寄存器0x1F=0x00；b,參考時(shí)鐘為30MHz,這里要獲得210MHz的系統(tǒng)時(shí)鐘，所以倍頻數(shù)設(shè)置為,由于超過(guò)200MHz,要開(kāi)PLL低通，即寄存器0x1e=0x3d；c,電源只打開(kāi)I通道DAC和數(shù)字部分，寄存器0x1D=0x14；d,開(kāi)輸出濾波，不用OSK功能，寄存器0x20=0x40;設(shè)置內(nèi)部更新時(shí)鐘，也可以不設(shè)置。3,所有的AD9852完成模式設(shè)置后，內(nèi)部更新時(shí)鐘寄存器計(jì)數(shù)到0時(shí)，步驟2的設(shè)置才真正更新。此時(shí)由于頻率控制字為0，因此相位累加器不工作，始終為0。4,按以上步驟完成所有AD9852的初始設(shè)置后，使用并行傳輸向各AD9852寫(xiě)入頻率轉(zhuǎn)換字#1和相位偏置寄存器#1。5,完