微機(jī)原理與接口分析 第6章

1、6.1 8086 系統(tǒng)總線結(jié)構(gòu)系統(tǒng)總線結(jié)構(gòu)6.2 8086 系統(tǒng)總線時序系統(tǒng)總線時序第第 6 章章 微處理器微處理器 8086 的總線結(jié)構(gòu)和時序的總線結(jié)構(gòu)和時序返回主目錄第第 6 章章 微處理器微處理器 8086 的總線結(jié)構(gòu)和時序的總線結(jié)構(gòu)和時序 微處理器的外部結(jié)構(gòu)表現(xiàn)為數(shù)量有限的輸入輸出引腳，這些引腳構(gòu)成了微處理器級總線微處理器級總線。 微處理器通過微處理器級總線和其它邏輯電路連接組成主機(jī)板系統(tǒng)，形成系統(tǒng)級總線，簡稱系統(tǒng)總線系統(tǒng)總線。 存儲器和I/O設(shè)備通過接口電路連接在系統(tǒng)總線上。 總線控制邏輯：總線控制邏輯：微處理器級總線和系統(tǒng)級總線之間的接口邏輯電路。 總線控制邏輯中的驅(qū)動器和接收器是

2、為了提高總線的驅(qū)動電流的能力和承受電容負(fù)載的能力。 CPU和總線控制邏輯中信號的時序是由系統(tǒng)時鐘信號控制的。 總線周期：總線周期：8086 CPU通過總線對存儲器或I/O接口進(jìn)行一次訪問所需的時間， 基本的總線周期包括 4 個時鐘周期。 本章重點討論 8086 最小方式系統(tǒng)和最大方式系統(tǒng)中系統(tǒng)總線的結(jié)構(gòu)和時序。6.1 8086 系統(tǒng)總線結(jié)構(gòu)系統(tǒng)總線結(jié)構(gòu) 8086 微處理器為 40 條引腳的雙列直插式封裝。采用分時復(fù)用的地址/數(shù)據(jù)總線，因而部分引腳具有兩種功能。8086 微處理器有兩種工作方式：最小方式。用于由單微處理器組成的小系統(tǒng)，在這種方式中，由 8086 CPU直接產(chǎn)生小系統(tǒng)所需要的全部控

3、制信號。 最大方式。8086 CPU不直接提供用于存儲器或I/O讀寫的讀寫命令等控制信號，而是將當(dāng)前要執(zhí)行的傳送操作類型編碼為 3 個狀態(tài)位輸出，由總線控制器 8288 對狀態(tài)信息進(jìn)行譯碼產(chǎn)生相應(yīng)控制信號。 圖 6.1 給出了 8086 引腳圖。下面先說明 8086 在兩種工作方式下公用引腳的定義，然后按工作方式介紹其它引腳的定義和系統(tǒng)總線結(jié)構(gòu)。 6.1.1 兩種工作方式公用引腳定義兩種工作方式公用引腳定義 引腳構(gòu)成了微處理器級總線，引腳功能也就是微處理器級總線的功能。在 8086 CPU的 40 條引腳中： 引腳1 和引腳 20(GND)為接地端；引腳 40(VCC)為電源輸入端，采用的電源

4、電壓為+5 V10%； 引腳 19(CLK)為時鐘信號輸入端。時鐘信號占空比為 33%時是最佳狀態(tài)。最高頻率對 8086 為 5 MHz， 對 80862 為 8 MHz，對 80861為 10 MHz。其余 36 個引腳按其功能來分，屬地址/數(shù)據(jù)總線的有 20 條引腳，屬控制總線的有 16 條引腳。 1. 地址地址/數(shù)據(jù)總線數(shù)據(jù)總線 8086 CPU有 20 條地址總線，16 條數(shù)據(jù)總線。為減少引腳，采用分時復(fù)用方式，共占 20 條引腳。AD15AD0(輸入/輸出，三態(tài))為分時復(fù)用地址/數(shù)據(jù)總線。 當(dāng)執(zhí)行對存儲器讀寫或在I/O端口輸入輸出操作的總線周期的T1狀態(tài)時，作為地址總線輸出A15A0

5、16位地址，而在其它T狀態(tài)時，作為雙向數(shù)據(jù)總線輸入或輸出D15D016位數(shù)據(jù)。A19/S6#, A18/S5#, A17/S4和A16/S3(輸出，三態(tài))為分時復(fù)用的地址/狀態(tài)信號線。 2. 控制總線控制總線 控制總線有 16 條引腳。其中引腳 2431 這 8 條引腳在兩種工作方式下定義的功能有所不同。 兩種工作方式下公用的 8 條控制引腳有： 1) MN/MX (輸入) 工作方式控制線。 接+5 V時，CPU處于最小工作方式； 接地時，CPU處于最大工作方式。 2) RD (輸出，三態(tài)) 讀信號，低電平有效。RD信號有效時表示CPU正在執(zhí)行從存儲器或I/O端口輸入的操作。 3) NMI(輸

6、入) 非可屏蔽中斷請求輸入信號，上升沿有效。當(dāng)該引腳輸入一個由低變高的信號時，CPU在執(zhí)行完現(xiàn)行指令后，立即進(jìn)行中斷處理。CPU對該中斷請求信號的響應(yīng)不受標(biāo)志寄存器中斷允許標(biāo)志位IF狀態(tài)的影響。 4) INTR(輸入) 可屏蔽中斷請求輸入信號，高電平有效。當(dāng)INTR為高電平時，表示外部有中斷請求。CPU在每條指令的最后一個時鐘周期對INTR進(jìn)行測試，以便決定現(xiàn)行指令執(zhí)行完后是否響應(yīng)中斷。CPU對可屏蔽中斷的響應(yīng)受中斷允許標(biāo)志位IF狀態(tài)的影響。 5) RESET(輸入) 系統(tǒng)復(fù)位信號，高電平有效(至少保持 4 個時鐘周期)。 RESET信號有效時，CPU清除IP、DS、ES、SS、標(biāo)志寄存器和指

7、令隊列為 0 及置CS為 0FFFFH。該信號結(jié)束后，CPU從存儲器的 0FFFF0H地址開始讀取和執(zhí)行指令。系統(tǒng)加電或操作員在鍵盤上進(jìn)行“RESET”操作時產(chǎn)生RESET信號。 6) READY(輸入) 準(zhǔn)備好信號，來自存儲器或I/O接口的應(yīng)答信號，高電平有效。CPU在T3狀態(tài)的開始檢查READY信號，當(dāng)READY信號有效時，表示存儲器或I/O端口準(zhǔn)備就緒，將在下一個時鐘周期內(nèi)將數(shù)據(jù)置入到數(shù)據(jù)總線上(輸入時)或從數(shù)據(jù)總線上取走數(shù)據(jù)(輸出時)，完成總線周期。 作用：為了保證CPU和慢速的存儲器或I/O端口之間傳送數(shù)據(jù)所必須的。該信號由存儲器或I/O端口根據(jù)其速度用硬件電路產(chǎn)生。 若READY信

8、號為低電平，則表示存儲器或I/O端口沒有準(zhǔn)備就緒，CPU可自動插入一個或幾個等待周期(在每個等待周期的開始，同樣對READY信號進(jìn)行檢查)，直到READY信號有效為止。 7) (輸入) 測試信號，低電平有效。當(dāng)CPU執(zhí)行WAIT指令的操作時，每隔 5 個時鐘周期對 輸入端進(jìn)行一次測試， 若為高電平， 則CPU繼續(xù)處于等待狀態(tài)。 直到 出現(xiàn)低電平時， CPU才開始執(zhí)行下一條指令。TESTTESTTEST 8) /S7(輸出， 三態(tài))它也是一個分時復(fù)用引腳。 在總線周期的T1狀態(tài)輸出 ， 在總線周期的其它T狀態(tài)輸出S7。S7指示狀態(tài)，目前還沒有定義。 信號低電平有效。 有效表示使用高 8 位數(shù)據(jù)線

9、AD15AD8；否則只使用低 8 位數(shù)據(jù)線AD7AD0。 和地址總線的A0狀態(tài)組合在一起表示的功能如表 6.2 所示。同地址信號一樣， 信號也需要進(jìn)行鎖存。 BHEBHEBHEBHEBHEBHE 6.1.2 最小方式下引腳定義和系統(tǒng)總線結(jié)構(gòu)最小方式下引腳定義和系統(tǒng)總線結(jié)構(gòu) 當(dāng)MN/ 引腳接+5 V時， CPU處于最小工作方式， 引腳 2431 這 8 條控制引腳的功能定義如下： 1) (輸出) 是處理器發(fā)向中斷控制器的中斷響應(yīng)信號。 在相鄰的兩個總線周期中輸出兩個負(fù)脈沖。 2) ALE(輸出) 地址鎖存允許信號，高電平有效，當(dāng)ALE信號有效時，表示地址線上的地址信息有效。利用它的下降沿把地址信

10、號和 信號鎖存在 8282 地址鎖存器(見圖 6.2和圖6.3)中。MXINTAINTABHE 3) (輸出，三態(tài)) 數(shù)據(jù)允許信號， 低電平有效。 當(dāng) 信號有效時，表示CPU準(zhǔn)備好接收和發(fā)送數(shù)據(jù)。 如果系統(tǒng)中數(shù)據(jù)線接有雙向收發(fā)器8286(見圖 6.2和圖 6.4)， 該信號作為 8286 的選通信號。 4) DT/ (輸出，三態(tài)) 數(shù)據(jù)收/發(fā)信號，表示CPU是接收數(shù)據(jù)(低電平)， 還是發(fā)送數(shù)據(jù)(高電平)，用于控制雙向收發(fā)器8286的傳送方向。 5) M/ (輸出，三態(tài)) M/ 信號用于區(qū)分是訪問存儲器(高電平)，還是訪問I/O端口(低電平)。DENDENRIOIO 6) (輸出，三態(tài)) 寫信號

11、，低電平有效。當(dāng) 有效時，表示CPU正在執(zhí)行向存儲器或I/O端口的輸出操作。 7) HOLD(輸入) HOLD是系統(tǒng)中其它總線主控設(shè)備向CPU請求總線使用權(quán)的總線申請信號，高電平有效。CPU讓出總線控制權(quán)直到這個信號撤消后才恢復(fù)對總線的控制權(quán)。 8) HLDA(輸出) HLDA是CPU對系統(tǒng)中其它總線主控設(shè)備請求總線使用權(quán)的應(yīng)答信號，高電平有效。當(dāng)CPU讓出總線使用權(quán)時，就發(fā)出這個信號，并使微處理器所有具有三態(tài)的引腳處于高阻狀態(tài)，與外部隔離。WRWR 在 8086 最小方式下，M/ , 和 的組合根據(jù)表6.3 決定傳送類型。 圖 6.2 給出了一個典型的 8086 最小方式系統(tǒng)的系統(tǒng)總線結(jié)構(gòu)。

12、IORDWR 8284A實際上不只是時鐘電路，它除了提供頻率恒定的時鐘信號外， 還具有復(fù)位信號發(fā)生電路和準(zhǔn)備好信號控制電路。 復(fù)位信號發(fā)生電路產(chǎn)生系統(tǒng)復(fù)位信號RESET， 準(zhǔn)備好信號控制電路用于對存儲器或I/O接口產(chǎn)生的準(zhǔn)備好信號READY進(jìn)行同步。8284A的典型用法如圖 6.5所示。 在 8086 最小方式系統(tǒng)中，系統(tǒng)總線由 3 組總線組成： 地址總線A0A19；數(shù)據(jù)總線D0D15；控制總線有 、 M/ , , , NMI、 INTR、 、 HOLD、HLDA、 、 READY和RESET等。BHEWRIORDINTATEST6.2 8086 系統(tǒng)總線時序系統(tǒng)總線時序 8086 的時鐘頻率

13、為5 MHz，故時鐘周期為200 ns。 CPU每執(zhí)行一條指令，至少要通過總線對存儲器訪問一次(取指令)。8086 CPU通過總線對外部(存儲器或I/O接口)進(jìn)行一次訪問所需的時間稱為一個總線周期。一個總線周期至少包括 4 個時鐘周期即T1, T2, T3和T4，處在這些基本時鐘周期中的總線狀態(tài)稱為T狀態(tài)。 8086 CPU采用分時復(fù)用的地址/數(shù)據(jù)總線，在一個總線周期內(nèi)，首先利用總線傳送地址，然后再利用同一總線傳送數(shù)據(jù)。 在T1狀態(tài)，BIU把要訪問的存儲單元或I/O端口的地址輸出到總線上。 讀周期，在T2中使總線處于浮動的(高阻)緩沖狀態(tài)，以使CPU有足夠的時間從輸出地址方式轉(zhuǎn)變?yōu)檩斎?讀)數(shù)

14、據(jù)方式。然后在T4狀態(tài)的開始，CPU從總線上讀入數(shù)據(jù)。寫周期，由于輸出地址和輸出數(shù)據(jù)都是寫總線過程，CPU不必轉(zhuǎn)變讀寫工作方式，因而不需要緩沖區(qū)，CPU在T2T4中把數(shù)據(jù)輸出到總線上。 考慮到CPU和慢速的存儲器或I/O接口之間傳送的實際情況， 8086 具有在總線周期的T3和T4之間插入若干個附加時鐘周期的功能。 這種附加周期稱為等待周期TW。 特別需要指出，僅當(dāng)BIU需要填補(bǔ)指令隊列的空缺， 或者當(dāng)EU在執(zhí)行指令過程中需要申請一個總線周期時，BIU才會進(jìn)入執(zhí)行總線周期的工作狀態(tài)。 在兩個總線周期之間，可能出現(xiàn)一些沒有BIU活動的時鐘周期T1，處于這種時鐘周期中的總線狀態(tài)被稱為空閑狀態(tài)，或簡稱T1狀態(tài)。圖6.9 給出了典型的總線周期序列。 6.2.1 最小方式系統(tǒng)總線周期時序最小方式系統(tǒng)總線周期時序 1. 讀總線周期和寫總線周期讀總線周期和寫總線周期 圖 6.10 為 8086 最小方式時讀和寫總線周期時序圖。 在讀總線周期或?qū)懣偩€周期中，可利用READY信號產(chǎn)生電路產(chǎn)生READY信號并經(jīng) 8284同步后加到CPU的READY線上，使CPU在