數(shù)字電路第五版康華光課后答案

1、 第一章 數(shù)字邏輯習(xí)題 11 數(shù)字電路與數(shù)字信號(hào) 1.1.2 圖形代表的二進(jìn)制數(shù) 010110100 114 一周期性數(shù)字波形如圖題所示，試計(jì)算：（1）周期；（2）頻率；（3）占空比例 MSBLSB 0 1 2 11 12 （ms） 解：因?yàn)閳D題所示為周期性數(shù)字波，所以兩個(gè)相鄰的上升沿之間持續(xù)的時(shí)間為周期，T=10ms 頻率為周期的倒數(shù)，f=1/T=1/0.01s=100HZ 占空比為高電平脈沖寬度與周期的百分比，q=1ms/10ms*100%=10% 1.2 數(shù)制 1.2.2 將下列十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)，八進(jìn)制數(shù)和十六進(jìn)制數(shù)（要求轉(zhuǎn)換誤差不大于24 （2）127 （4）2.718 解：（2

2、）（127）D= 27 -1=（10000000）B-1=（1111111）B=（177）O=（7F）H （4）（2.718）D=(10.1011)B=(2.54)O=(2.B)H 1.4 二進(jìn)制代碼 1.4.1 將下列十進(jìn)制數(shù)轉(zhuǎn)換為 8421BCD 碼： （1）43 （3）254.25 解：（43）D=（01000011）BCD 1.4.3 試用十六進(jìn)制寫書下列字符繁榮 ASC碼的表示：P28 （1）+ （2） （3）you (4)43 解：首先查出每個(gè)字符所對(duì)應(yīng)的二進(jìn)制表示的 ASC碼，然后將二進(jìn)制碼轉(zhuǎn)換為十六進(jìn)制數(shù)表示。 （1） “+”的 ASC碼為 0101011，則（00101011

3、）B=（2B）H （2） 的 ASC碼為 1000000,(01000000)B=(40)H (3)you 的 ASC碼為本 1111001,1101111,1110101,對(duì)應(yīng)的十六進(jìn)制數(shù)分別為 79,6F,75 (4)43 的 ASC碼為 0110100,0110011,對(duì)應(yīng)的十六緊張數(shù)分別為 34,33 1.6 邏輯函數(shù)及其表示方法 1.6.1 在圖題 1. 6.1 中，已知輸入信號(hào) A，B的波形，畫出各門電路輸出 L 的波形。 解: (a)為與非， (b)為同或非，即異或 第二章 邏輯代數(shù) 習(xí)題解答 2.1.1 用真值表證明下列恒等式 (3)A =B AB AB+（AB）=AB+AB

4、解：真值表如下 A B AB AB AB AB AB+AB 0 0 0 1 0 1 1 0 1 1 0 0 0 0 1 0 1 0 0 0 0 1 1 0 0 1 1 1 由最右邊2欄可知，AB與AB+AB的真值表完全相同。 2.1.3 用邏輯代數(shù)定律證明下列等式 (3)A+ABC ACD C D E A CD E+ +() = + 解：A+ABC ACD C D E+ +() =A(1+BC ACD CDE)+ = +A ACD CDE+ = +A CD CDE+ = +A CD+ E 2.1.4 用代數(shù)法化簡下列各式 (3) ABC B( +C) 解： ABC B( +C) = + +(A

5、 B C B C)( + ) =AB AC BB BC CB C+ + + =AB C A B B+ ( + + +1) =AB C+ (6)(A+ + + +B A B AB AB) () ()() 解：(A+ + + +B A B AB AB) () ()() = A B+ A B+(A+ B A)(+ B) BABAB=+ ABB=+ AB=+ =AB (9)ABCD ABD BCD ABCBD BC+ 解：ABCD ABD BCD ABCBD BC+ =ABC D D ABD BC D C( + +)+ ( + ) =B AC AD C D( + + ) =B A C A D( + +

6、 + ) =B A C D( + + ) =AB BC BD+2.1.7 畫出實(shí)現(xiàn)下列邏輯表達(dá)式的邏輯電路圖，限使用非門和二輸入與非門 (1) LABAC=+ (2)()LDAC=+ (3)()()LABCD=+ 2.2.2 已知函數(shù)L（A，B，C，D）的卡諾圖如圖所示，試寫出函數(shù)L的最簡與或表達(dá)式 解：(,)LABCDBCDBCDBCDABD=+ 2.2.3 用卡諾圖化簡下列個(gè)式 （1）ABCD ABCD AB AD ABC+ 解：ABCD ABCD AB AD ABC+ =ABCD ABCD ABC C D D AD B B C C ABC D D+ ( + )( + +)( + )( +

7、 +)( + ) =ABCD ABCD ABCD ABCD ABCD ABCD ABCD+ （6）L A B C D( ,) =m(0,2,4,6,9,13)+d(1,3,5,7,11,15) 解： L= +A D （7）L A B C D( ,) =m(0,13,14,15)+d(1,2,3,9,10,11) 解: L AD AC AB=+ 2.2.4 已知邏輯函數(shù)L AB BC CA=+，試用真值表,卡諾圖和邏輯圖（限用非門和與非門）表示 解:1>由邏輯函數(shù)寫出真值表 A B C L 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1

8、1 0 1 1 1 1 0 2>由真值表畫出卡諾圖 3>由卡諾圖,得邏輯表達(dá)式LABBCAC=+ 用摩根定理將與或化為與非表達(dá)式 L = AB + BC + AC = AB BC AC 4>由已知函數(shù)的與非-與非表達(dá)式畫出邏輯圖 第三章習(xí)題 3.1 MOS 邏輯門電路 3.1.1 根據(jù)表題 3.1.1 所列的三種邏輯門電路的技術(shù)參數(shù)，試選擇一 種最合適工作在高噪聲環(huán)境下的門電路。 表題 3.1.1 邏輯門電路的技術(shù)參數(shù)表 VOH (min) /V VOL(max)/V VIH (min) /V VIL(max) /V 邏輯門 A 2.4 0.4 2 0.8 邏輯門 B 3.5

9、 0.2 2.5 0.6 邏輯門 C 4.2 0.2 3.2 0.8 解：根據(jù)表題 3.1.1 所示邏輯門的參數(shù)，以及式（）和式（），計(jì)算出邏輯門 A 的高電平和低電平噪聲容限分別為： VNHA =VOH (min) VIH (min) =2.4V2V=0.4V VNLA(max) =VIL(max) VOL(max) =0.8V0.4V=0.4V 同理分別求出邏輯門 B 和 C 的噪聲容限分別為: VNHB =1V VNLB =0.4V VNHC =1V VNLC =0.6V 電路的噪聲容限愈大,其抗干擾能力愈強(qiáng),綜合考慮選擇邏輯門 C 3.1.3 根據(jù)表題 3.1.3 所列的三種門電路的技

10、術(shù)參數(shù),計(jì)算出它們的延時(shí)-功耗積,并確定哪一種邏輯門性能最好 表題 3.1.3 邏輯門電路的技術(shù)參數(shù)表 tpLH / ns tpHL /ns PD /mW 邏輯門 A 1 1.2 16 邏輯門 B 5 6 8 邏輯門 C 10 10 1 解:延時(shí)-功耗積為傳輸延長時(shí)間與功耗的乘積,即 DP= tpdPD 根據(jù)上式可以計(jì)算出各邏輯門的延時(shí)-功耗分別為 DPA = tPLH +tPHL PD = (1 1.2)+ns *16mw=17.6* 1012 J=17.6PJ 22同理得出: DPB =44PJ DPC =10PJ,邏輯門的 DP 值愈小,表明它的特性愈好,所以邏輯門 C 的性能最好. 3

11、.1.5 為什么說 74HC 系列 CMOS 與非門在+5V 電源工作時(shí),輸入端在以下四種接法下都屬于邏輯 0: (1)輸入端接地; (2)輸入端接低于 1.5V 的電源; (3)輸入端接同類與非門的輸出低電壓 0.1V; (4)輸入端接 10k的電阻到地. 解:對(duì)于 74HC 系列 CMOS 門電路來說,輸出和輸入低電平的標(biāo)準(zhǔn)電壓值為: VOL =0.1V, VIL =1.5V,因此有: (1) Vi =0< VIL =1.5V,屬于邏輯門 0 (2) Vi <1.5V=VIL ,屬于邏輯門 0 (3) Vi <0.1<VIL =1.5V,屬于邏輯門 0 (4)由于

12、CMOS 管的柵極電流非常小,通常小于 1uA,在 10k電阻上產(chǎn)生的壓降小于 10mV 即 Vi <0.01V<VIL =1.5V,故亦屬于邏輯 0. 3.1.7 求圖題 3.1.7 所示電路的輸出邏輯表達(dá)式. 解:圖解 3.1.7 所示電路中 L1= AB ,L2= BC ,L3= D ,L4 實(shí)現(xiàn)與功能,即 L4=L1 L2 L3,而L= L4 E ,所以輸出邏輯表達(dá)式為 L= AB BC D E 3.1.9 圖題 3.1.9 表示三態(tài)門作總線傳輸?shù)氖疽鈭D，圖中 n 個(gè)三態(tài)門的輸出接到數(shù)據(jù)傳輸總線，D1，D2，Dn 為數(shù)據(jù)輸入端，CS1，CS2CSn 為片選信號(hào)輸入端.試問:

13、 (1) CS信號(hào)如何進(jìn)行控制,以便數(shù)據(jù)D1,D2, Dn通過該總線進(jìn)行正常傳輸; (2)CS信號(hào)能否有兩個(gè)或兩個(gè)以上同時(shí)有效?如果出現(xiàn)兩個(gè)或兩個(gè)以上有效,可能發(fā)生什么情況? (3)如果所有 CS 信號(hào)均無效,總線處在什么狀態(tài)? 解: (1)根據(jù)圖解 3.1.9 可知,片選信號(hào) CS1，CS2CSn 為高電平有效,當(dāng) CSi=1 時(shí)第 i 個(gè)三態(tài)門被選中,其輸入數(shù)據(jù)被送到數(shù)據(jù)傳輸總線上,根據(jù)數(shù)據(jù)傳輸?shù)乃俣?分時(shí)地給 CS1，CS2CSn 端以正脈沖信號(hào),使其相應(yīng)的三態(tài)門的輸出數(shù)據(jù)能分時(shí)地到達(dá)總線上. (2)CS 信號(hào)不能有兩個(gè)或兩個(gè)以上同時(shí)有效,否則兩個(gè)不同的信號(hào)將在總線上發(fā)生沖突,即總線不能

14、同時(shí)既為 0 又為 1. (3)如果所有 CS 信號(hào)均無效,總線處于高阻狀態(tài). 3.1.12 試分析 3.1.12 所示的 CMOS 電路，說明它們的邏輯功能 （A） （B） （C） （D） 解：對(duì)于圖題 （a）所示的 CMOS 電路，當(dāng)EN =0 時(shí)， TP2和 均導(dǎo)通， 和TN2TP1TN1構(gòu)成的反相器正常工作，L= A，當(dāng)EN =1 時(shí)， 和 均截止，無論TP2TN2A 為高電平還是低電平，輸出端均為高阻狀態(tài)，其真值表如表題解 3.1.12 所示，該電路是低電平使能三態(tài)非門，其表示符號(hào)如圖題解 （a）所示。 圖題 （b）所示 CMOS 電路，EN =0 時(shí)， 導(dǎo)通，或非門打開， 和 構(gòu)成

15、反TP2TP1TN1相器正常工作，L=A；當(dāng)EN =1 時(shí)， 截止，或非門輸出低電平，使 截止，輸出端TP2 TN1 處于高阻狀態(tài)，該電路是低電平使能三態(tài)緩沖器，其表示符號(hào)如圖題解 （b）所示。 同理可以分析圖題 （c）和圖題 （d）所示的 CMOS 電路，它們分別為高電平使能三態(tài)緩沖器和低電平使能三態(tài)非門 ，其表示符號(hào)分別如圖題 （c）和圖題（d）所示。 A L 0 0 1 0 1 0 1 0 高阻 1 1 （a） A L 0 0 0 0 1 1 1 0 高阻 1 1 高阻 （b） EN A L 0 0 高阻 0 1 高阻 1 0 0 1 1 1 （c A L 0 0 1 0 1 0 1 0

16、 高阻 1 1 高阻 （d） 3.2.2 為什么說 TTL 與非門的輸入端在以下四種接法下，都屬于邏輯 1：（1）輸入端懸空；（2）輸入端接高于 2V 的電源；（3）輸入端接同類與非門的輸出高電壓 3.6V；（4）輸入端接 10k的電阻到地。 解：（1）參見教材圖 3.2.4 電路，當(dāng)輸入端懸空時(shí)，T1 管的集電結(jié)處于正偏，Vcc 作用于 T1 的集電結(jié)和 T2 ， T3 管的發(fā)射結(jié)，使 T2 ， T3 飽和，使 T2 管的集電極電位 Vc2=VcEs2+VBE3=0.2+0.7=0.9V，而 T4 管若要導(dǎo)通 VB2=Vc2VBE4+VD=0.7+0.7=1.4V，故 T4 截止。又因 T3

17、 飽和導(dǎo)通，故與非門輸出為低電平，由上分析，與非門輸入懸空時(shí)相當(dāng)于輸入邏輯 1。 （2） 當(dāng)與非門輸入端接高于 2V 的電源時(shí)，若 T1 管的發(fā)射結(jié)導(dǎo)通，則 VBE10.5V，T1 管的基極電位 VB2+ C1=2.5V。而 VB12.1V 時(shí)，將會(huì)使 T1 的集電結(jié)處于正偏，T2，T3 處于飽和狀態(tài)，使 T4 截止，與非門輸出為低電平。故與非門輸出端接高于 2V 的電源時(shí)，相當(dāng)于輸入邏輯 1。 （3） 與非門的輸入端接同類與非門的輸出高電平 3.6V 輸出時(shí)，若 T1 管導(dǎo)通，則 VB1=3.6+0.5=4.1。而若 VB1>2.1V 時(shí)，將使 T1 的集電結(jié)正偏，T2，T3 處于飽和

18、狀態(tài)，這時(shí)VB1 被鉗位在 2.4V，即 T1 的發(fā)射結(jié)不可能處于導(dǎo)通狀態(tài)，而是處于反偏截止。由（1）（2），當(dāng) VB12.1V，與非門輸出為低電平。 （4） 與非門輸入端接 10k的電阻到地時(shí)，教材圖 3.2.8 的與非門輸入端相當(dāng)于解 3.2.2 圖所示。這時(shí)輸入電壓為 VI=(Vcc-VBE)=10（5-0.7）（10+4）=3.07V。若 T1 導(dǎo)通，則 VBI=3.07+ VBE=3.07+0.5=3.57 V。但 VBI 是個(gè)不可能大于 2.1V 的。當(dāng) VBI=2.1V 時(shí)，將使 T1 管的集電結(jié)正偏，T2，T3 處于飽和，使 VBI 被鉗位在 2.1V，因此，當(dāng) RI=10k時(shí)

19、，T1 將處于截止?fàn)顟B(tài)，由（ 1 ）這時(shí)相當(dāng)于輸入端輸入高電平。 3.2.3 設(shè)有一個(gè) 74LS04 反相器驅(qū)動(dòng)兩個(gè) 74ALS04 反相器和四個(gè) 74LS04 反相器。（1）問驅(qū)動(dòng)門是否超載？（2）若超載，試提出一改進(jìn)方案；若未超載，問還可增加幾個(gè) 74LS04 門？ 解：（1）根據(jù)題意，74LS04 為驅(qū)動(dòng)門，同時(shí)它有時(shí)負(fù)載門，負(fù)載門中還有 74LS04。 從主教材附錄 A 查出 74LS04 和 74ALS04 的參數(shù)如下（不考慮符號(hào)） 74LS04：IOL(max) =8mA, IOH (max) =0.4mA; IIH(max) =0.02mA. 4 個(gè) 74LS04 的輸入電流為：

20、4 IIL(max) =4 × 0.4mA=1.6mA, 4 IIH(max) =4 × 0.02mA=0.08mA 2 個(gè) 74ALS04 的輸入電流為：2 IIL(max) =2 × 0.1mA=0.2mA, 2 IIH(max) =2 × 0.02mA=0.04mA。 拉電流負(fù)載情況下如圖題解 （a）所示，74LS04 總的拉電流為兩部分，即 4 個(gè)74ALS04 的高電平輸入電流的最大值 4 IIH(max) =0.08mA 電流之和為0.08mA+0.04mA=0.12mA.而 74LS04 能提供 0.4mA 的拉電流，并不超載。 灌電流負(fù)載

21、情況如圖題解 （b）所示，驅(qū)動(dòng)門的總灌電流為 1.6mA+0.2mA=1.8mA. 而 74LS04 能提供 8mA 的灌電流，也未超載。 （2）從上面分析計(jì)算可知，74LS04 所驅(qū)動(dòng)的兩類負(fù)載無論書灌電流還是拉電流均未超 圖題 3.2.4 所示為集電極門 74LS03 驅(qū)動(dòng) 5 個(gè) CMOS 邏輯門，已知 OC 門輸管截止時(shí)的漏電流=0.2mA；負(fù)載門的參數(shù)為：=4V,=1V,=1A 試計(jì)算上拉電阻的值。 從主教材附錄 A 查得 74LS03 的參數(shù)為：VOH(min) =2.7V，VOL(max) =0.5V，IOL(max) =8mA.根據(jù)式（）形式（）可以計(jì)算出上拉電阻的值。灌電流情

22、況如圖題解 （a）所示，74LS03 輸 出 為 低 電 平 ， IIL total()=5 IIL=5 × 0.001mA=0.005mA, 有 Rp(min) = VDD VOL(max)=(54)V0.56K IOL(max) IIL total()(80.005)mA拉電流情況如圖題解 （b）所示，74LS03 輸出為高電平， IIH total() =5 IIH =5 × 0.001mA=0.005mA 由于VOH(min) <VIH(min) 為了保證負(fù)載門的輸入高電平，取VOH(min) =4V 有 RP(max) = VDD VoH(min)=(54)

23、V=4.9K IOL total() +IIH total()(0.20.005)mA綜上所述，RP 的取值范圍為 0.564.9 3.6.7 設(shè)計(jì)一發(fā)光二極管(LED)驅(qū)動(dòng)電路,設(shè) LED 的參數(shù)為VF =2.5V, ID =4.5Ma;若VCC =5V,當(dāng) LED 發(fā)亮?xí)r,電路的輸出為低電平,選出集成門電路的型號(hào),并畫出電路圖. 解:設(shè)驅(qū)動(dòng)電路如圖題解 3.6.7 所示,選用 74LSO4 作為驅(qū)動(dòng)器件,它的輸出低電平電流mA, =8V,=0.5電路中的限流電阻 )max(OLImax)(OLVR=(max)OLFCCDVVVI=2.50.5)(54.5vmA444 第四章 組合邏輯 習(xí)題

24、解答 412 組合邏輯電路及輸入波形（A.B）如圖題4.1.2所示，試寫出輸出端的邏輯表達(dá)式并畫出輸出波形。 解：由邏輯電路寫出邏輯表達(dá)式 L = AB+ AB = AB 首先將輸入波形分段，然后逐段畫出輸出波形。 當(dāng)A.B信號(hào)相同時(shí)，輸出為1，不同時(shí)，輸出為0，得到輸出波形。 如圖所示 421 試用2輸入與非門設(shè)計(jì)一個(gè)3輸入的組合邏輯電路。當(dāng)輸入的二進(jìn)制碼小于3時(shí)，輸出為0；輸入大于等于3時(shí)，輸出為1。 解： 根據(jù)組合邏輯的設(shè)計(jì)過程，首先要確定輸入輸出變量，列出真值表。由卡諾圖化簡得到最簡與或式，然后根據(jù)要求對(duì)表達(dá)式進(jìn)行變換，畫出邏輯圖 1） 設(shè)入變量為A.B.C輸出變量為L，根據(jù)題意列真值

25、表 A B C L 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 2） 由卡諾圖化簡，經(jīng)過變換得到邏輯表達(dá)式 *LABCABC=+= 3） 用2輸入與非門實(shí)現(xiàn)上述邏輯表達(dá)式 427 某足球評(píng)委會(huì)由一位教練和三位球迷組成，對(duì)裁判員的判罰進(jìn)行表決。當(dāng)滿足以下條件時(shí)表示同意；有三人或三人以上同意，或者有兩人同意，但其中一人是叫教練。試用2輸入與非門設(shè)計(jì)該表決電路。 解： 1）設(shè)一位教練和三位球迷分別用A和B.C.D表示，并且這些輸入變量為1時(shí)表示同意，為0時(shí)表示不同意，輸出L表示表決結(jié)果。L為1時(shí)表示同意判罰，為0時(shí)表

26、示不同意。由此列出真值表 輸入 輸出 A B C D L 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 2）由真值表畫卡諾圖 由卡諾圖化簡得L=AB+AC+AD+BCD 由于規(guī)定只能用2輸入與非門，將上式變換為兩變量的與非與非運(yùn)算式 L=AB AC AD BCD AB AC AD B CD*=* * 3）根據(jù)L的邏輯表達(dá)式畫

27、出由2輸入與非門組成的邏輯電路 433 判斷圖所示電路在什么條件下產(chǎn)生競(jìng)爭冒險(xiǎn)，怎樣修改電路能消除競(jìng)爭冒險(xiǎn)? 解： 根據(jù)電路圖寫出邏輯表達(dá)式并化簡得L=A B BC* + 當(dāng) A=0，C=1 時(shí)，L= +B B 有可能產(chǎn)生競(jìng)爭冒險(xiǎn)，為消除可能產(chǎn)生的競(jìng)爭冒險(xiǎn)，增加乘積項(xiàng)使AC ，使 L=A B BC AC* + ，修改后的電路如圖 4.4.4 試用74HC147 設(shè)計(jì)鍵盤編碼電路，十個(gè)按鍵分別對(duì)應(yīng)十進(jìn)制數(shù)09，編碼器的輸出為8421BCD碼。要求按鍵9的優(yōu)先級(jí)別最高，并且有工作狀態(tài)標(biāo)志，以說明沒有按鍵按下和按鍵0按下兩種情況。 解：真值表 電路圖 4.4.6 用譯碼器 74HC138 和適當(dāng)?shù)倪?/p>

28、輯門實(shí)現(xiàn)函數(shù) F=. 解：將函數(shù)式變換為最小項(xiàng)之和的形式 F= 將輸入變量 A、B、C 分別接入 、 、端，并將使能端接有效電平。由于 74HC138 是低電平有效輸出，所以將最小項(xiàng)變換為反函數(shù)的形式 L = 在譯碼器的輸出端加一個(gè)與非門，實(shí)現(xiàn)給定的組合函數(shù)。 4.4.14 七段顯示譯碼電路如圖題 4414（a）所示，對(duì)應(yīng)圖題 44，14（b）所示輸人波形，試確定顯示器顯示的字符序列 解：當(dāng) LE=0 時(shí)，圖題 4，4。14（a）所示譯碼器能正常工作。所顯示的字符即為 A2A2A1A 所表示的十進(jìn)制數(shù)，顯示的字符序列為 0、1、6 、9、4。當(dāng) LE 由 0 跳變 1 時(shí)，數(shù)字 4 被鎖存，所

29、以持續(xù)顯示 4。 4.4.19試用4選1數(shù)據(jù)選擇器74HC153產(chǎn)生邏輯函數(shù)L ABC( ,) =m(1,2,6,7) . 解：74HC153的功能表如教材中表解4.4.19所示。根據(jù)表達(dá)式列出真值表如下。將變量A、B分別接入地址選擇輸入端 、 ，變量C接入輸入端。從表中可以S1 S0 看出輸出L與變量C之間的關(guān)系，當(dāng)AB=00時(shí)，LC，因此數(shù)據(jù)端I0 接C；當(dāng)AB=01_時(shí)，L= ,C I1 接C；當(dāng)AB為10和11時(shí)，L分別為0和1，數(shù)據(jù)輸入端I2 和I3 分別接0和1。由此可得邏輯函數(shù)產(chǎn)生器，如圖解4.4.19所示。 輸入 輸出 A B C L 0 0 0 0 L=C 0 0 1 1 0

30、 1 0 1 _L=C 0 1 1 0 1 0 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1 1 應(yīng)用74HC151實(shí)現(xiàn)如下邏輯函數(shù)。 解：1.F ABC ABC ABC m m m=+= 4+ +51 D1=D4=D5=1,其他=0 2. 4，426 試用數(shù)值比較器74HC85設(shè)計(jì)一個(gè)8421BCD碼有效性測(cè)試電路，當(dāng)輸人為8421BCD碼時(shí)，輸出為1，否則為0。 解：測(cè)試電路如圖題解4426所示，當(dāng)輸人的08421BCD碼小于1010時(shí)，F(xiàn)AB輸出為1，否則 0為0。 1 4431 由4位數(shù)加法器74HC283構(gòu)成的邏輯電路如圖題4。431所示，M和N為控制端，試分析該電路的

31、功能。 解：分析圖題 44，31 所示電路，根據(jù) MN 的不同取值，確定加法器 74HC283 的輸入端B3B2B1B0的值。當(dāng)MN00時(shí)，加法器74HC283的輸人端B3B2B1B0 0000，則加法器的輸出為SI。當(dāng)MN01時(shí)，輸入端B3B2B1B00010，加法器的輸出 SI2。同理，可分析其他情況，如表題解 4431 所示。 該電路為可控制的加法電路。 第六章 習(xí)題答案 6.1.6 已知某時(shí)序電路的狀態(tài)表如表題 61，6 所示，輸人為 A，試畫出它的狀態(tài)圖。如果電路的初始狀態(tài)在 b，輸人信號(hào) A 依次是 0、1、0、1、1、1、1，試求其相應(yīng)的輸出。 解：根據(jù)表題 6。16 所示的狀態(tài)

32、表，可直接畫出與其對(duì)應(yīng)的狀態(tài)圖，如圖題解 61。6（a）所示。當(dāng)從初態(tài) b 開始，依次輸人 0、1、0、1、1、1、1 信號(hào)時(shí)，該時(shí)序電路將按圖題解 6，16（b）所示的順序改變狀態(tài)，因而其相應(yīng)的輸出為 1、0、1、0、1、0、1。 6.2.1 試分析圖題 6。21（a）所示時(shí)序電路，畫出其狀態(tài)表和狀態(tài)圖。設(shè)電路的初始狀態(tài)為 0，試畫出在圖題 621（b）所示波形作用下，Q 和 z 的波形圖。 解：狀態(tài)方程和輸出方程： 6.2.4 分析圖題 62。4 所示電路，寫出它的激勵(lì)方程組、狀態(tài)方程組和輸出方程，畫出狀態(tài)表和狀態(tài)圖。 解：激勵(lì)方程 狀態(tài)方程 輸出方程 Z=AQ1Q0 根據(jù)狀態(tài)方程組和輸出

33、方程可列出狀態(tài)表，如表題解 624 所示，狀態(tài)圖如圖題解 6。24 所示。 6.2.5 分析圖題 625 所示同步時(shí)序電路，寫出各觸發(fā)器的激勵(lì)方程、電路的狀態(tài)方程組和輸出方程，畫出狀態(tài)表和狀態(tài)圖。 解：激勵(lì)方程 狀態(tài)方程 輸出方程 根據(jù)狀態(tài)方程組和輸出方程列出該電路的狀態(tài)表，如表題解 6，2，5 所示，狀態(tài)圖如圖題解6。25 所示。 6.3.1 用 JK 觸發(fā)器設(shè)計(jì)一個(gè)同步時(shí)序電路，狀態(tài)表如下 解：所要設(shè)計(jì)的電路有 4 個(gè)狀態(tài)，需要用兩個(gè) JK 觸發(fā)器實(shí)現(xiàn)。 （1） 列狀態(tài)轉(zhuǎn)換真值表和激勵(lì)表由表題 6。31 所示的狀態(tài)表和 JK 觸發(fā)器的激勵(lì)表，可列出狀態(tài)轉(zhuǎn)換真值表和對(duì)各觸發(fā)器的激勵(lì)信號(hào)，如表

34、題解 63。1 所示。 （2） 求激勵(lì)方程組和輸出方程 由表題解 631 畫出各觸發(fā)器 J、K 端和電路輸出端 y 的卡諾圖，如圖題解 631（a）所示。從而，得到化簡的激勵(lì)方程組 輸出方程 Y=Q1Q0 Q1Q0A 由輸出方程和激勵(lì)方程話電路 6.3.4 試用下降沿出發(fā)的 D 觸發(fā)器設(shè)計(jì)一同步時(shí)序電路，狀態(tài)圖如 （a）, S0S1S2 的編碼如 （a） 解：圖題 63。4（b）以卡諾圖方式表達(dá)出所要求的狀態(tài)編碼方案，即 S000，Si01， S210，S3 為無效狀態(tài)。電路需要兩個(gè)下降沿觸發(fā)的 D 觸發(fā)器實(shí)現(xiàn)，設(shè)兩個(gè)觸發(fā)器的輸出為 Q1、Q0，輸人信號(hào)為 A，輸出信號(hào)為 Y （1） 由狀態(tài)圖

35、可直接列出狀態(tài)轉(zhuǎn)換真值表，如表題解 6。34 所示。無效狀態(tài)的次態(tài)可用無關(guān)項(xiàng)×表示。 （2） 畫出激勵(lì)信號(hào)和輸出信號(hào)的卡諾圖。根據(jù) D 觸發(fā)器的特性方程，可由狀態(tài)轉(zhuǎn)換真值表直接畫出 2 個(gè)卡諾圖，如圖題解 63。4（a）所示。 （3） 由卡諾圖得激勵(lì)方程 輸出方程 Y=AQ1 （4） 根據(jù)激勵(lì)方程組和輸出方程畫出邏輯電路圖，如圖題解 634（b）所示。 （5） 檢查電路是否能自啟動(dòng)。由 D 觸發(fā)器的特性方程 QlD，可得圖題解 63，4（b）所示電路的狀態(tài)方程組為 代入無效狀態(tài) 11，可得次態(tài)為 00，輸出 Y=1。如圖(c) 6.5.1 試畫出圖題1 所示電路的輸出(Q3Q0)波形

36、，分析電路的邏輯功能。 解：74HC194 功能由 S1S0 控制 00 保持， 01 右移 10 左移 11 并行輸入 當(dāng)啟動(dòng)信號(hào)端輸人一低電平時(shí)，使 S1=1，這時(shí)有 S。Sl1，移位寄存器 74HC194 執(zhí)行并行輸人功能，Q3Q2Q1Q0D3D2D1D01110。啟動(dòng)信號(hào)撤消后，由于 Q。0，經(jīng)兩級(jí)與非門后，使 S1=0，這時(shí)有 S1S001，寄存器開始執(zhí)行右移操作。在移位過程中，因?yàn)?Q3Q2、Q1、Q0 中總有一個(gè)為 0，因而能夠維持 S1S0=01 狀態(tài)，使右移操作持續(xù)進(jìn)行下去。其移位情況如圖題解 6，5，1 所示。 由圖題解 65。1 可知，該電路能按固定的時(shí)序輸出低電平脈沖，

37、是一個(gè)四相時(shí)序脈沖產(chǎn)生電路。 6.5.6 試用上升沿觸發(fā)的 D 觸發(fā)器及門電路組成 3 位同步二進(jìn)制加 1 計(jì)數(shù)器；畫出邏輯圖解：3 位二進(jìn)制計(jì)數(shù)器需要用 3 個(gè)觸發(fā)器。因是同步計(jì)數(shù)器，故各觸發(fā)器的 CP 端接同一時(shí)鐘脈沖源。 （1）列出該計(jì)數(shù)器的狀態(tài)表和激勵(lì)表，如表題解 6.5.6 所示 (2) 用卡諾圖化簡，得激勵(lì)方程 （3）畫出電路 6.5.10 用 JK 觸發(fā)器設(shè)計(jì)一個(gè)同步六進(jìn)制加 1 計(jì)數(shù)器解：需要 3 個(gè)觸發(fā)器 （1） 狀態(tài)表，激勵(lì)表 （2） 用卡諾圖化簡得激勵(lì)方程 （3） 畫出電路圖 （4） 檢查自啟動(dòng)能力。 當(dāng)計(jì)數(shù)器進(jìn)入無效狀態(tài) 110 時(shí)，在 CP 脈沖作用下，電路的狀態(tài)將按

38、 110111000 變化，計(jì)數(shù)器能夠自啟動(dòng)。 6.5.15 試用 74HCT161 設(shè)計(jì)一個(gè)計(jì)數(shù)器，其計(jì)數(shù)狀態(tài)為自然二進(jìn)制數(shù) 10011111。 解：由設(shè)計(jì)要求可知，74HCT161 在計(jì)數(shù)過程中要跳過 00001000 九個(gè)狀態(tài)而保留 10011111 七個(gè)狀態(tài)。因此，可用“反饋量數(shù)法”實(shí)現(xiàn)：令 74HCT161 的數(shù)據(jù)輸人端 D3D2D1D0 1001，并將進(jìn)位信號(hào) TC 經(jīng)反相器反相后加至并行置數(shù)使能端上。所設(shè)計(jì)的電路如圖題解6。515 所示。161 為異步清零，同步置數(shù)。 6.5.18 試分析電路，說明電路是幾進(jìn)制計(jì)數(shù)器解：兩片 74HCT161 級(jí)聯(lián)后，最多可能有 162256 個(gè)

39、不同的狀態(tài)。而用“反饋置數(shù)法”構(gòu)成的圖題 65。18 所示電路中，數(shù)據(jù)輸人端所加的數(shù)據(jù) 01010010，它所對(duì)應(yīng)的十進(jìn)制數(shù)是 82，說明該電路在置數(shù)以后從 01010010 態(tài)開始計(jì)數(shù)，跳過了 82 個(gè)狀態(tài)。因此，該計(jì)數(shù)器的模 M=25582174，即一百七十四進(jìn)制計(jì)數(shù)器。 6.5.19 試用 74HCT161 構(gòu)成同步二十四一制計(jì)數(shù)器，要求采用兩種不同得方法。 解：因?yàn)?M=24，有 16M256，所以要用兩片 74HCT161。將兩芯片的 CP 端直接與計(jì)數(shù)脈沖相連，構(gòu)成同步電路，并將低位芯片的進(jìn)位信號(hào)連到高位芯片的計(jì)數(shù)使能端。用“反饋清零法”或“反饋置數(shù)法”跳過 25624232 個(gè)多余狀態(tài)。 反饋清零法：利用 74HCT161 的“異步清零”功能，在第 24 個(gè)計(jì)數(shù)脈沖作用后，電路的輸出狀態(tài)為 00011000 時(shí)，將低位芯片的 Q3 及高位芯片的 Q0 信號(hào)經(jīng)與非門產(chǎn)生清零信號(hào)，輸出到兩芯片的異步清零端，使計(jì)數(shù)器從 00000000 狀態(tài)開始重新計(jì)數(shù)。其電路如圖題解 6519（a）所示。 反饋置數(shù)法：利用 74HCT161 的“同步預(yù)置”功能，在兩片 74HCT161 的數(shù)據(jù)輸入端上從高位到低位分別加上 11101000（對(duì)應(yīng)的十進(jìn)制數(shù)是 232），并將高位芯片的進(jìn)位信號(hào)經(jīng)反相器接至并行置數(shù)使能端。這樣，