fpga開發(fā)實戰(zhàn)手冊v

1、大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊目錄目錄2前言12版本13開發(fā)板硬件資源. 14FPGA 的發(fā)展史15可編程邏輯器件的發(fā)展史15FPGA 概述15FPGA 運用領(lǐng)域17FPGA 發(fā)展前景18配套的安裝和使用20安裝 QUARTUSii 11.0. 20安裝器件文件25. 28FPGA資源的. 30Cyclone IV FPGA 簡介30Cyclone IV 器件封裝和用戶 I/O 管腳數(shù)31擴展 Cyclone IV FPGA 系列的速率等級31功耗32FPGA內(nèi)部硬件. 33FPGA 器件結(jié)構(gòu)33可編程輸入/輸出單元 IOE34可編程邏輯單元LE34塊RAM36布線資源3

2、7底層功能塊38FPGA 的設(shè)計流程41設(shè)計的輸入41功能. 482大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊綜合優(yōu)化51適配52約束53時序. 56時序分析57調(diào)試57JTAG 方式57AS 方式. 60JTAG 配置 EPCS62Verilog 代碼規(guī)范 I68“規(guī)范”這問題68Verilog 代碼有哪些規(guī)范？68數(shù)字基礎(chǔ)實驗72分頻器的設(shè)計72計數(shù)器的設(shè)計79D 觸發(fā)器81三態(tài)門848-3 編碼器858-3 優(yōu)先編碼器873-8 譯碼器91移位寄存器93多路選擇器95串行加法器97簡單運算單元 ALU99基礎(chǔ)實驗102LED 流水燈原理102實驗原理102實驗原理圖103實驗程

3、序103實驗效果1073大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊燈的亮暗107實驗原理107硬件原理圖107實驗代碼108實驗操作110實驗效果110數(shù)碼管的動態(tài)顯示111實驗原理111硬件原理圖111實驗代碼111實驗操作113實驗效果113秒表數(shù)碼管顯示114實驗原理114硬件原理圖115實驗代碼115實驗操作118實驗效果118時鐘數(shù)碼管顯示119實驗原理119硬件原理圖120實驗代碼120實驗操作125實驗效果125測頻計的設(shè)計126實驗原理126硬件原理圖128實驗代碼129實驗操作133實驗效果1334大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊蜂鳴器唱歌134

4、實驗原理134硬件原理圖135實驗代碼136實驗操作139實驗效果139按鍵消抖140實驗原理140硬件原理圖141實驗代碼141實驗操作145實驗效果145按鍵計數(shù)器146實驗原理146硬件原理圖146實驗代碼147實驗操作151實驗效果151串口通信152實驗原理152硬件原理圖153實驗代碼153實驗操作162實驗效果162液晶 1602 顯示163實驗原理163硬件原理圖164實驗代碼164實驗操作170實驗效果1705大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊DSS 與邏輯分析儀的調(diào)用171實驗原理171實驗代碼179實驗效果182宏功能模塊調(diào)用實驗183PLL 的使用18

5、3FPGA 中PLL 的使用183PLL 配置詳細(xì)說明184FIFO 的使用190FIFO 配置說明191RAM 的使用195FPG內(nèi)器 ARM 的普通用法195RAM 配置說明197乘法器的使用201FPGA 中的乘法器的使用201MULT 配置說明202進階實驗206AD_TLC549模擬信號206實驗原理206硬件原理圖208實驗代碼208實驗操作212實驗效果212DA_TLC5615 驅(qū)動輸出213實驗原理213硬件原理圖215實驗代碼216實驗操作221實驗效果221IIC 協(xié)議2226大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊實驗原理222硬件原理圖225實驗代碼226

6、實驗操作239VGA 顯示. 243實驗原理243硬件原理圖245實驗代碼245實驗操作250實驗效果250LCD12864 顯示字符252實驗原理252硬件原理圖255實驗代碼256實驗操作259實驗效果259LCD12864 顯示圖片260實驗原理260硬件原理圖265實驗代碼266實驗操作270實驗效果270SDRAM 讀寫271SDRAM 知識普及271初識 SDRAM271SDRAM 的歷史271實驗的 SDRAM. 272HY57V641620ET-H 的內(nèi)部結(jié)構(gòu)272HY57V641620ET-H 的量275SDRAM 操作原理分析2767大西瓜 logic3 FPGAFPGA

7、開發(fā)實戰(zhàn)手冊原理圖276引腳原理圖277指令278配置279初始化時序圖280定時自動刷新281寫操作282讀操作284SDRAM 讀寫一字285系統(tǒng)設(shè)計285SDRAM 初始化285SDRAM 讀寫模塊290SDRAM模塊296SDRAM 頂層模塊301SDRAM 測試模塊編寫301實驗效果305SDRAM 突發(fā)讀寫頁309突發(fā)寫操作311突發(fā)讀操作312突發(fā)寫測試模塊313異步 dcfifo 的讀寫314異步 dcfifo 的原理314異步 dcfifo 的調(diào)用過程319讀寫 dcfifo 的模塊設(shè)計326實驗效果332SDRAM 和 dcfifo 的聯(lián)合334設(shè)計原理334SDRAM 突

8、發(fā)讀寫一頁的接口334異步 dcfifo 讀寫的接口335接口拼接3368大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊測試模塊336實驗效果338基于 FPGA 的通信系統(tǒng)實驗340偽隨機信號發(fā)生器3402ASK 調(diào)制3412FSK 調(diào)制3432PSK 調(diào)制3442DPSK 調(diào)制346綜合實驗349基于 DDS 的任意波形發(fā)生器349實驗原理349硬件原理圖356實驗代碼357實驗操作357實驗效果357基于 FPGA 的通信信號源的設(shè)計358通信信號源設(shè)計原理358硬件原理圖說明358實驗代碼361Sim過程371M實驗效果376基于 FPGA 的飛機的小游戲378實驗原理378硬件

9、原理圖379實驗代碼379實驗操作381實驗效果382音頻信號的 FIR 濾波383設(shè)計內(nèi)容383設(shè)計原理3839大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊設(shè)計思路384設(shè)計過程385分析驗證393電壓表與串口通信400實驗原理400硬件原理圖400實驗代碼401實驗操作412實驗效果415誤碼檢測儀418實驗原理418硬件原理圖420實驗代碼420操作421實驗效果423簡易鎖425實驗原理425硬件原理圖425實驗代碼427實驗操作4428051 內(nèi)核的使用4518051 內(nèi)核. 4518051 內(nèi)核結(jié)構(gòu)4518051 內(nèi)核說明管腳4518051IP 核452基于 8051 內(nèi)核

10、的實驗流水燈454基于 FPGA 濾波器設(shè)計入門460直接型、線性相位型 FIR 濾波器的設(shè)計460FIR 原理以及設(shè)計. 460設(shè)計框架46410大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊導(dǎo)出需要的濾波器系數(shù)過程465濾波器的設(shè)計部分465實驗現(xiàn)象470開發(fā)工具推薦47111大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊前言FPGA 是為何物？曾經(jīng)的我們對 FPGA 的認(rèn)識一片空白，現(xiàn)在 FPGA對我們來說也是一片空白，它可以說是一張白紙，任憑你在上面揮毫潑墨，只要你的想象夠豐富，基礎(chǔ)夠扎實，相信你定會繪出屬于的一片藍圖。為什么定位為FPGA 開發(fā)實戰(zhàn)手冊？回顧我們的學(xué)習(xí)之路

11、，缺乏一些連貫的學(xué)習(xí)資料和系統(tǒng)的學(xué)習(xí)，為了讓的人走上這一彎路，我們積累總結(jié)了很多例資料，通過一個個簡單的例子以點帶面，讓你逐步掌握 FPGA 的設(shè)計，并通過綜合實戰(zhàn)將理論與 FPGA的硬件實現(xiàn)相結(jié)合。實戰(zhàn)手冊不僅僅是實驗手冊，更是理論與實踐相結(jié)合的 FPGA 設(shè)計手冊，圖文并茂，一步步開啟你的 FPGA 設(shè)計之路。大西瓜 FPGA 設(shè)計團隊2015.10.17郵箱：776231646淘寶鏈接：12大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊版本本資料屬大西瓜 FPGA 開發(fā)團隊所有，切勿用于商業(yè)！該不斷升級中，敬請及時更新！大西瓜 FPGA 開發(fā)團隊2015.10.1713版本版本說明

12、時間版本 V1.0第一版2015.10.17版本 V1.1第一版2015.10.19大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊開發(fā)板硬件資源14大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊FPGA 的發(fā)展史可編程邏輯器件的發(fā)展史起源：可編程邏輯器件(Programmable Logic Device, PLD)起源于 20 世紀(jì) 70 年代，是在成電路(ASIC)的基礎(chǔ)上發(fā)展起來的以后總新型邏輯器件。集主要特點：完全由用戶通過擦寫。進行配置和編程，從而完種特定的功能，并且可以反復(fù)常見 PLD：可編程只讀器(PROM)、現(xiàn)場可編程邏輯陣列(FPLA)、可編程陣列邏輯(PAL)、

13、復(fù)雜可編程邏輯器件(CPLD)、和現(xiàn)場可編程門陣列(FPGA)等類型。它們的內(nèi)部結(jié)構(gòu)和表現(xiàn)方法各不相同。可編程邏輯器件的發(fā)展史(4 個階段)第一階段：(20 世紀(jì) 70 年代初到 70 年代中)只有簡單的 PROM、紫外線可擦除只讀種。只能完成簡單的數(shù)字邏輯功能。器(EPROM）和電可擦除只讀器(EEPROM）3第二階段：(20 世紀(jì) 70 年代中到 80 年代中)結(jié)構(gòu)上稍微復(fù)雜的可編程陣列邏輯(PAL)和通用陣列邏輯(GAL)器件，正式被稱為 PLD,能夠完成各種邏輯運算功能。第三階段：(20 世紀(jì) 80 年代中到 90 年代末)Xilinx 和 Altera 公司分別推出了與標(biāo)準(zhǔn)門陣列雷似

14、的 FPGA 以及類似于 PAL 結(jié)構(gòu)的擴展性 CPLD。提高了邏輯運算速度，邏輯單元靈活、集成度高、適用范圍寬、編程靈活。第四階段：(20 世紀(jì) 90 年代末至今)出現(xiàn)了可編程片上系統(tǒng)(SOPC)和片上系統(tǒng)(SOC）技術(shù)。涵蓋了實時化數(shù)字信號處理、高速數(shù)據(jù)收發(fā)器、復(fù)雜計算以及系統(tǒng)設(shè)計技術(shù)的全部內(nèi)容。Xilinx 和 Altera 公司也推出了相應(yīng)的 SOC FPGA。FPGA 概述FPGA 是 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、GAL、CPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為集成電路（ASIC）領(lǐng)域中的一種

15、半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA 是Rossma 于 1985 年發(fā)明的，當(dāng)時第一個FPGA 采用 2m 工藝，包含 64 個邏輯模塊和 85000 個晶體管，門數(shù)量不超過 1000 個，當(dāng)時他所創(chuàng)造的 FPGA 被認(rèn)為是一項不切實際的技術(shù)，他的同事 Bill Carter 曾說：“這種理念需要很多晶體管，但那時晶體管是非常珍貴的東西。”所以人們認(rèn)為 Ross 的想法過于脫離現(xiàn)實。但是 Ross 預(yù)計：根據(jù)定律（每 18晶體管密度翻一翻），晶體管肯定會越來越便宜，因此它必將成為未來不可或缺的技術(shù)。在短短的幾年時間內(nèi)，正如 Ross

16、所的，出現(xiàn)了數(shù)十億的現(xiàn)場可編程門陣列（FPGA）市場。但可惜的是，他已經(jīng)無法享受這一派欣欣向榮的景象，Rossman 在已經(jīng)與世長辭了，但是它的發(fā)明卻持續(xù)不斷地促進行業(yè)的進步與發(fā)展。15大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊FPGA 狀況FPGA 市場占有率最高的兩大公司 Xilinx 和 Altera。Xilinx 作為 FPGA 的發(fā)明者，XilinxFPGA 主要分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足的邏輯設(shè)計要求，如 Spartan 系列；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如 Virtex 系列，用戶可以根據(jù)在性能可以滿足的情況下，

17、優(yōu)先選擇低成本器件。Xilinx 官網(wǎng)：實際應(yīng)用要求進行選擇。Altera 的主流 FPGA 分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足的邏輯設(shè)計要求，如 Cyclone，CycloneII；還有一種側(cè)重于高性能應(yīng)用，容量大，性能能滿足各類高端應(yīng)用，如 Startix，StratixII 等，用戶可以根據(jù)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。Altera 官網(wǎng)：實際應(yīng)用要求進Cyclone（颶風(fēng)）：Altera 中等規(guī)模 FPGA，2003 年推出，0.13um 工藝，1.5v 內(nèi)核供電，與 Stratix 結(jié)構(gòu)類似，是一種低成本 FPGA 系列，是目前主品，其配置也

18、改用全新的。簡評：Altera 最推薦使用。的器件之一，性價比不錯，是一種適合中低端應(yīng)用的通用 FPGA，CycloneII：Cyclone 的下一代，2005 年開始推出，90nm 工藝，1.2v 內(nèi)核供電，屬于低成本 FPGA，性能和 Cyclone 相當(dāng)，提供了硬件乘法器單元簡評：剛剛推出的新一代低成本 FPGA，目前市場零售還不容易買到，估計從 2005年年底開始，將逐步取代 Cyclone 器件，成為 Altera 在中低 FPGA 市場中的主力。Cyclone IV：所有 Cyclone IV FPGA 只需要電源供電，簡化了電源分配網(wǎng)絡(luò)，降低了電路板成本，減小了電路板面積，縮短了

19、設(shè)計時間。對于 Cyclone IV GX FPGA，進一步降低了成本。在前沿的低功耗 Cyclone IV FPGA 體系結(jié)構(gòu)中引入集成收發(fā)器，簡化了電路板設(shè)計和集成，從而降低了成本。而且，利用靈活的收發(fā)器時鐘體系結(jié)構(gòu)，您可以充分利用收發(fā)器所有可用資源，實現(xiàn)多種協(xié)議。利用 Cyclone IV GX FPGA 的靈活性16大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊和高度集成特性，您可以設(shè)計體積更小、成本更低的器件，降低系統(tǒng)總成本。Stratix：altera 大規(guī)模高端 FPGA,2002 年中期推出，0.13um 工藝，1.5v 內(nèi)核供電。集成硬件乘加器，簡評：Startix內(nèi)部

20、結(jié)構(gòu)比 Altera 以前的有很大變化。在 2002 年的推出，改變了 Altera 在 FPGA 市場上的局面。該適合高端應(yīng)用。隨著 2005 年新一代StratixII 器件的推出，將被 StratixII 逐漸取代。StratixII: Stratix 的下一代容量高性能 FPGA。，2004 年中期推出，90nm 工藝，1.2v 內(nèi)核供電，大簡評：性能超越 Stratix，是未來幾年中，Altera 在高端 FPGA 市場中的主力。StrtratixV 為 altera 目前的高端，采用 28-nm 工藝，提供了 28G 的收發(fā)器件，適合高端的 FPGA開發(fā)。FPGA 運用領(lǐng)域在發(fā)現(xiàn)可

21、編程邏輯器件（PLD）非常有利于系統(tǒng)供應(yīng)商和汽車生產(chǎn)商（原始生產(chǎn)商）獲得之后，汽車行業(yè)開始大量采用這些器件。PLD 的質(zhì)量是同類最佳的，成本結(jié)構(gòu)適合大批量消費類應(yīng)用，系統(tǒng)性能也在不斷提高，因此，和其他半導(dǎo)體相比，PLD 能夠更迅速地進入汽車市場領(lǐng)域。與 ASSP 和微器解決方案不同，PLD 的靈活性和迅速面市特性越來越成為汽車行業(yè)的關(guān)鍵需求。PLD 已經(jīng)在娛樂和通信市場上得到了廣泛應(yīng)用，新興的汽車輔助駕駛設(shè)計也采用了 PLD。在這一領(lǐng)域中，某些應(yīng)用發(fā)展非常迅速，道路偏離、夜視和胎壓系統(tǒng)等。PLD 具有較低的成本結(jié)構(gòu)、豐富的知識產(chǎn)權(quán)（IP）內(nèi)核、參考設(shè)計以及較長的消費在市時間，是市場發(fā)展的理想選

22、擇。發(fā)展迅速的消費類市場各式新層出不窮，讓人耳目一新，例如平面顯示器、便攜式媒體器以及家庭聯(lián)網(wǎng)等。這些的功能不斷豐富，每年很大的改進。對采用最新技術(shù)的消費類計算機與生產(chǎn)商而言，如此迅速地發(fā)展給他們在時間帶來了很大的競爭。計算機發(fā)展迅速。在傳統(tǒng)的 IT 應(yīng)用中，服務(wù)器和器直接互聯(lián)，而現(xiàn)在已經(jīng)進展為聯(lián)網(wǎng)體系結(jié)構(gòu)，即區(qū)域網(wǎng)（SAN）。SAN 很容易實現(xiàn)擴展，以前受內(nèi)部存之外，服務(wù)器也發(fā)展到能儲能力限制的服務(wù)器可以在現(xiàn)有條件以外擴容。除了容易擴展夠迅速高效地實現(xiàn)數(shù)據(jù)處理。創(chuàng)新的和服務(wù)器技術(shù)需要靈活的平臺來迅速實現(xiàn)各種解決方案，而大批量應(yīng)用市場更需要低成本方案。在計算機和可以保證無風(fēng)險地快速提高產(chǎn)量。在

23、這些中使用 Altera 的低成本可編程邏輯和結(jié)構(gòu)化 ASIC網(wǎng)絡(luò)的推動量和數(shù)據(jù)處理的迅猛增長導(dǎo)致迫切需要高性能和接術(shù) Stratix III FPGA 在體系結(jié)構(gòu)上突出了豐富的器和串行接口，非常適合高端軍事與航空航天應(yīng)用。軍事（COTS）計劃的前提是軍事項目能夠采用、電路板和系統(tǒng)，充分發(fā)，但是還需要進行改進。供揮新技術(shù)和規(guī)模的優(yōu)勢。雖然 COTS 獲得了一定的應(yīng)商必須能夠更好地滿足軍事和航空航天市場的需求醫(yī)療大部分醫(yī)療都采用了某種類型的半導(dǎo)體器件。實際上，半導(dǎo)體器件在這些中的應(yīng)用越來越廣泛。可編程邏輯器件（PLD）的普及率要遠遠高于其他類型的半導(dǎo)體器件。在醫(yī)療開發(fā)中，PLD 是功能強大而且切

24、實可行的 ASIC 和 ASSP 替代方案。在設(shè)計過17，大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊根據(jù)需要對PLD 重新編程，避免了前端流片（NRE）成本，減少了與 ASIC 相關(guān)的訂量，降低了多次試制的巨大風(fēng)險。和 ASSP 相比，PLD 在設(shè)計上非常靈活，可實現(xiàn)電路板級集成，從而使在眾多的競爭醫(yī)療生產(chǎn)商中脫穎而出。此外，隨著標(biāo)準(zhǔn)的發(fā)展或者當(dāng)需求出現(xiàn)變化時，還可以在現(xiàn)場更新 PLD。而且，設(shè)計能夠反復(fù)使用公共硬件平臺，在一個基本設(shè)計基礎(chǔ)上，建立不同的系統(tǒng)，支持各種功能，從而大大降低了生成成本。不論是設(shè)計 CT 還是，生產(chǎn)商可編程邏輯器件都能夠?qū)崿F(xiàn)系統(tǒng)設(shè)計，非常靈活，沒有風(fēng)險和其他

25、醫(yī)療相比，不但性價比高，而且更能突出無線通信增值優(yōu)勢。近十年來互聯(lián)網(wǎng)的爆炸性增長導(dǎo)致對大眾化高速互聯(lián)網(wǎng)接入技術(shù)的需求越來越大。無線互聯(lián)網(wǎng)接入技術(shù)在家庭和辦公室之外提供網(wǎng)絡(luò)接入，滿足了這種不斷增長的需求。目前有很多無線應(yīng)用方案，能夠滿足各種不同寬帶無線接入技術(shù)具有很大的市場潛力，使得微波接入全球互通（WiMAX）技術(shù)越來越流行。WiMAX 802.16e-2005 支持城域網(wǎng)（MAN）范圍內(nèi)的移動高速互聯(lián)網(wǎng)接入，使用正交頻分復(fù)用接入（OFDMA）和多輸入多輸出（MIMO）技術(shù)等高級信號處理方案。WiMAX 802.16e-2005 作為一種固定無線技術(shù)，將在新網(wǎng)絡(luò)實施以及新興市場上扮演重要角色。

26、隨著半導(dǎo)體技術(shù)和信號處理技術(shù)的進步，無線標(biāo)準(zhǔn)和系統(tǒng)本身也在不斷發(fā)展。這就需要一個可以提供較寬處理帶寬，具有滿足這些需求。工業(yè)及時面市優(yōu)勢的靈活硬件平臺來靈活、可靠，并且能夠在同一平臺上支持多種標(biāo)準(zhǔn)，Altera FPGA 幫助您在工業(yè)自動化和過程/電機中開發(fā)適應(yīng)性強而且過時的設(shè)計。從可編程邏輯器（PLC）到器、I/O 模塊、人機接口（HMI)/操作面板和智能驅(qū)動器，在開發(fā)過甚至在現(xiàn)場，您都可以對重新進行配置。而且，您還降低了總成本，進一步提高了效能。Altera 器件在工業(yè)溫度范圍內(nèi)完全能夠正常工作，極冷或者極熱都影響性能，您還可以將知識產(chǎn)權(quán)（IP)/解決方案移植到未來的系列中。FPGA 發(fā)展

27、前景據(jù)市場調(diào)研公司 Gartner Dataquest，2010 年 FPGA 和其它可編程邏輯器件(PLD)，未來還將有不斷增長的趨勢。 FPGA 及 PLD市將從 2005 年的 32 億增長到 67 億產(chǎn)業(yè)發(fā)展的最大機遇是替代 ASIC 和標(biāo)準(zhǔn)(ASSP)，由 ASIC 和 ASSP的數(shù)字邏輯市場規(guī)模大約為350 億。由于用戶可以迅速地對PLD 進行編程，按照需求實現(xiàn)特殊功能，與 ASIC 和 ASSP 相比，PLD 在靈活性、開發(fā)成本將會是一個非常有前景的行業(yè)。快速上市方面更具優(yōu)勢，所以未來 FPGA由于 FPGA 結(jié)構(gòu)的特殊性，可以重復(fù)編程，開發(fā)周期較短，越來越受到人們的青睞，它的特

28、點也更接近 ASIC，ASIC 比 FPGA 最大的優(yōu)勢是低成本，但是 FPGA 的價格現(xiàn)在也越來越低，例如，Actel 的 Nano 系列更是打破了 FPGA 的價格屏障，提供超過 50 種低于 1 美金的FPGA，在一定程度上已經(jīng)可以與 ASIC 相抗衡。根據(jù)當(dāng)前發(fā)展的趨勢，未來的 FPGA 勢必將會取代大部分 ASIC 的市場，雖然根據(jù)定律(Moores Law)：每 18 至 24能在相同的面積內(nèi)多集成一倍的晶體管數(shù)目，也就意味著每 18 至 24后成本將減半，但這只是指 晶(Die)的成本，并不表示整個芯片的成本減半，這是由于晶圓前端的掩膜(Mask)成本、晶圓后端的封裝(也稱為：的

29、成本有上升的趨勢，構(gòu)裝、包裝)成本、人力成本等都隨定律而變化，反而所以過去許多中、小用量的無法用先進的工藝來生產(chǎn)，對此不是持續(xù)使用舊工藝來18，大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊或是必須改用FPGA來生產(chǎn)未來的趨勢告訴我們，F(xiàn)PGA 將成為 21 世紀(jì)最重要的高科技產(chǎn)業(yè)之一，特別是國內(nèi)的FPGA 市場，更是一個“未完全開墾的供更強大的競爭力。地”，抓住現(xiàn)在的機遇也就意味著為我們的將來提19大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊配套的安裝和使用安裝 QUARTUSii 11.0第一步：安裝文件執(zhí)行 11.0sp1_quartus_windows.exe 文件，該過

30、程為解壓安裝文件，因為安裝文件很大，所以要等待幾分鐘。解壓完會彈出下面的窗口：C:DOCUME1ADMINI1LOCALS1Temp 這個路徑僅僅是一個臨時的解壓路徑，您可以選擇的臨時其它目錄，待安裝完畢后方便刪除掉此臨時目錄，接著點擊 Install 進入第二步。第二步：安裝程序正在解壓文件到臨時目錄中第三步：解壓完成后，出現(xiàn)開始安裝向?qū)Т翱?0大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊第四步：出現(xiàn) QuartusII 11.0 安裝界面點擊 next第五步：出現(xiàn)窗口點擊 I accept the term of the license agreement.后，再點擊next21大

31、西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊第六步：選擇安裝目錄，可以選擇安裝目錄（目錄名為英文）第七步：您可以點擊 Browse按鈕來自行選擇安裝路徑。22大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊選擇好后，點擊確定，再點擊 next 進入的安裝。第八步：確認(rèn)安裝，點擊 next按鈕繼續(xù)安裝23大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊第九步:開始安裝，此步驟需要的時間最多，請耐心等待。24大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊安裝器件文件第一步：執(zhí)行 11.0sp1_devices1_windows.exe 文件，該過程為解壓安裝文件，因為安裝文件很

32、大，所以要等待幾分鐘。解壓完會彈出下面的窗口：C:DOCUME1ADMINI1LOCALS1Temp 這個路徑僅僅是一個臨時的解壓路徑，您可以選擇的臨時其它目錄，待安裝完畢后方便刪除掉此臨時目錄，接著點擊 Install 進入第二步。第二步：點擊 Next；25大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊第三步：出現(xiàn)窗口點擊I accept the term of the license agreement.后，再點擊next；第四步：選擇安裝器件的文件路徑，可以創(chuàng)建一個文件夾；26大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊第五步：選擇要安裝的器件，然后點擊 Next；第六步

33、：確認(rèn)安裝；27大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊第七步：開始安裝，步驟需要的時間最多，請耐心等待。首先安裝 Quartus II 11.0 的 SP1（默認(rèn)是 32/64-Bit 一起安裝)：用 Quartus_II_11.0_SP1_x86器( 內(nèi)部版).exe下的C:altera11.0quartusbinsys_cpt.dll 文件（運行 Quartus_II_11.0_SP1_x8628器(內(nèi)部版).exe 后,直接點擊“應(yīng)用補丁”，大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊如果出現(xiàn)“未找到該文件。搜索該文件嗎？”，點擊“是”，（如果直接把該器 Copy

34、到?。┤缓筮x中C:altera11.0quartusbin 下，就出現(xiàn)這個框，而是直接開始sys_cpt.dll，點擊“打開”。安裝默認(rèn)的 sys_cpt.dll 路徑是在 C:altera11.0quartusbin 下）。把 license.dat 里的用您老的網(wǎng)替換(在 Quartus II 11.0 的 Tools 菜單下選擇 License Setup，下面就有 NIC ID)。在 Quartus II 11.0 的 Tools 菜單下選擇 License Setup，然后選擇 License file，最后點擊 OK。注意：license 文件存放的路徑名稱不能包含漢字和空格，空格

35、可以用下劃線代替。備注：此在Windows XP 和 Windows 7 的 32/64 位操作系統(tǒng)下都驗證過了，沒有問題！Windows Vista 32/64 因為微軟都放棄了，所以沒有驗證，理論上應(yīng)該可以正常使用。29大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊資源的FPGACyclone IV FPGA 系列簡介:Cyclone® IV FPGA 延續(xù)了 Cyclone 系列的傳統(tǒng)前所未有的同時實現(xiàn)了低功耗、高性能和低成本。Cyclone IV GX FPGA 體系結(jié)構(gòu)(M9K)模塊形式排列的6.5 Mbits150K 垂直排列的邏輯單元(LE)、以 9-Kbit器，

36、以及360 個 18x18乘法器。在 Cyclone系列中，Cyclone IV GX FPGA 新增加了速率高達 3.125 Gbps 的集成收發(fā)器。Cyclone IV E FPGA 體系結(jié)構(gòu)115K 垂直排列的 LE、以 9-Kbit (M9K)模塊形式排列的 4 Mbits器，以及 266 個 18x18乘法器。邏輯和走線內(nèi)核架構(gòu)周圍是I/O 單元(IOE)和鎖相環(huán)(PLL)，GX 和E 型號有4 個通用PLL，位于管芯的每個角上。Cyclone IV GX FPGA 在管芯頂部、底部和右側(cè)排列了 I/O 單元，而Cyclone IV E FPGA 在管芯四邊I/O。Cyclone I

37、V GX 管芯左側(cè)是 8 個收發(fā)器，排列在兩個塊中，每個塊含有 4 個收發(fā)器。每個收發(fā)器塊的頂部和底部是多用途 PLL以供收發(fā)器使用，也可以由 FPGA 架構(gòu)使用。(MPLL)，可Cyclone IV FPGA 簡介30大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊Cyclone IV 器件封裝和用戶 I/O 管腳數(shù)擴展 Cyclone IV FPGA 系列的速率等級31大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊功耗Cyclone IV FPGA 系列展示了Altera 在交付高功效FPGA 上的領(lǐng)先優(yōu)勢。在 Cyclone III FPGA基礎(chǔ)上，對體系結(jié)構(gòu)和硅片進行改進，采

38、用高級半導(dǎo)體工藝技術(shù)，并且為用戶提供全面的功耗管理工具，Altera 由此將功耗降低了 25。結(jié)果是，在所有可比 FPGA 中，其功耗最低。32大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊內(nèi)部硬件FPGAFPGA（Filed programmable gate device）：現(xiàn)場可編程邏輯器件FPGA 基于查找表加觸發(fā)器的結(jié)構(gòu)，采用 SRAM 工藝，也有采用 flash 或者反熔絲工藝； 主要應(yīng)用高速、高密度大的數(shù)字電路設(shè)計。FPGA 由可編程輸入/輸出單元、基本可編程邏輯單元、塊 RAM、豐富的布線資源（時鐘/長線/短線）、底層嵌入功能單元、內(nèi)嵌的硬核等組成；目前市場上應(yīng)用比較廣泛

39、的 FPGA主要來自 Altera 與 Xilinx。另外還有其它廠家的一些低端這里主要1.2.3.4.5.6.(Actel、Lattice)。AlteraCyclone II 系列 FPGA 的內(nèi)部硬件結(jié)構(gòu)： FPGA 器件結(jié)構(gòu)可編程輸入/輸出單元 IOE 可編程邏輯單元 LE塊 RAM布線資源底層嵌入功能單元FPGA 器件結(jié)構(gòu)Altera cyclone IV 器件結(jié)構(gòu)FPGA 的內(nèi)部結(jié)構(gòu)：（1）（2）（3）（4）（5）可編程邏輯門陣列，由最小單元 LE 組成可編程輸入輸出單元 IOERAM 塊，為M4K 塊，每個的布線網(wǎng)絡(luò)量為 4K，掉電丟失PLL 鎖相環(huán)，EP4CE6E22C8N 最大

40、的倍頻至 250MHz,這也是該的最大工作頻率33大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊可編程輸入/輸出單元 IOE可編程 I/O，可配置成 OC 門、三態(tài)門、雙向 IO、標(biāo)準(zhǔn)：LVTTL、LVCOMS、SSTL、LVDS、HSTL、PCI 等；差分等；支持各種不同的 I/OAltera 器件 IOE 結(jié)構(gòu)Altera 器件的輸入輸出結(jié)構(gòu)：可配置成三態(tài)、輸入輸出、雙向 IOAltera 器件中 cyclone 系列中的 IOE 結(jié)構(gòu)是基本的輸入、輸出、使能的觸發(fā)器結(jié)構(gòu)?？删幊踢壿媶卧?LE基本可編程邏輯單元 LE 由查找表(Look up table)觸發(fā)器(FF)組成，而 LE

41、 是組成LAB 的最小單元；LUT是 4 輸入查找表，高端器件（xilinx v5）采用 LUT-6 結(jié)構(gòu)；LUT 可看成 4 位地址線的 16x1 的 RAM 結(jié)構(gòu)。FF 是可編程的觸發(fā)器，可配置成同步/異步復(fù)位、同步/異步置位、使能、裝載等功能觸發(fā)器。34大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊可編程邏輯塊：Altera:LABXilinx:CLB；而 Altera 的 LAB 由 16 個/8 個 LEXilinx CLB 由四個 SLICE基本邏輯單元 LE/SLICE：；35大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊Altera:LEXilinx:SLICE兩個

42、 LUT-4/兩個 FF; 一個 LUT-4/一個 FF;xilinx 為 SLICE:altera 為 LE:塊 RAM塊 RAM 可配置單/雙端口 RAM、偽雙端口 RAM、ROM、FIFO、SHIFT、CAM 等；不同廠家的塊 RAM 大小不一樣：Altera：M512、M4K M4K、M-RAM(512K)；Xilinx：18kbit； Lattic：9kbit；36大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊Altera：M4K：布線資源全局布線資源：用于全局時鐘/全局復(fù)位/全局置位布線；長線資源：用于 BANK 或者功能單元的高速信號或者第二全局時鐘的布線；短線資源：用于其

43、中邏輯單元間的邏輯互聯(lián)與布線；全局布線資源：全局時鐘樹：37大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊底層功能塊主要是指 PLL/DPLL、DCM、DSP48、乘法器、Xilinx：DCM、DSP48/48E、DPLL、Multiplier 等Altera：PLL/EPLL/FPLL、DSPcore 等；硬核/軟核；38大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊Multiplier 結(jié)構(gòu)PLL/DCM：鎖相環(huán)Altera:PLLXilinx:DCM39大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊Altera 的 Cyclone II 器件最多有四個 PLL，分布在模

44、擬鎖相環(huán)，在電源地方面要做考慮。Xilinx 的 spatan-3 器件最多有四個 DCM，也是分布在四個角；需要主要的是 Altera 的 PLL 是四個角。兩者的區(qū)別：Altera 的 PLL 可支持較低的輸入頻率，可 Xilinx 的 DCM 支持的最低鎖相頻率為24/32MHz；但 Xilinx 的高端器件 Virtex-5 的 DPLL 可達到很低的輸入頻率。內(nèi)嵌硬核指高速串行收發(fā)器；GMAC、SERDES、PCIe 等；Xilinx：GMAC、SERDES、PCI、GTX、GRX Atera：GMAC、SERDES、PCIe、SPI.4/SFI.540大西瓜 logic3 FPGA

45、FPGA 開發(fā)實戰(zhàn)手冊FPGA 的設(shè)計流程設(shè)計的輸入創(chuàng)建工程可通過創(chuàng)建工程向?qū)?chuàng)建一個的工程41大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊設(shè)置工程文件夾及工程名添加已文件（可選）選擇器件42大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊選擇設(shè)定第工具顯示設(shè)置圖形輸入原理圖輸入法也稱為圖形編輯輸入法，用 Quartus原理圖輸入設(shè)計法進行數(shù)字系統(tǒng)設(shè)計時，不需要任何硬件描述語言的知識，在具有數(shù)字邏輯電路基本知識的基礎(chǔ)上，利用Quartus提供的 EDA 平臺設(shè)計數(shù)字電路或系統(tǒng)。圖形輸入的簡要步驟如下：1.選擇【File】-【New】選項，打開新建文件類型選擇窗口2.選擇Block

46、Diagram/Schematic File 打開圖形編輯輸入窗口（這里以一個半加器為例子）43大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊新建圖形輸入文件ABSC01101101半加器真值表半加器的邏輯圖44大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊圖形編輯器界面在圖形編輯窗口中任一個位置雙擊鼠標(biāo)，或點擊圖中的“符號工具”按鈕，或選擇菜單 Edit 下的 InsertSymbol 命令，彈出下圖所示的選擇窗口：Symbol框45大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊元器件的查找元器件的輸入和引腳名的更改文本輸入Quartus 自帶文本編輯器，用于程序設(shè)計輸入。

47、與圖形輸入類似，選擇 Verilog HDL File 輸入方式，即可打開文本編輯器；如下圖所示， 在編輯器中完成程序代碼的編寫。46大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊新建文本輸入文件完成代碼輸入NOTESFPGA 開發(fā)流的設(shè)計輸入、綜合以及步驟也可在第工具中完成。此時Quartus將第工 具的輸出作為輸入文件，繼續(xù)進行后續(xù)流程。在設(shè)計輸入完成后，可以通過選擇菜單【Processing】【- Start】【- Start Analysis & Elaboration】選項，對輸入進行分析，如果錯誤，窗口將出現(xiàn)錯誤；分析完成后，可通過菜單【Tools】-【Netlist viewer】-【RTL Viewer】查看設(shè)計對應(yīng)的寄存器傳輸級視圖47大西瓜 logic3 FPGAFPGA 開發(fā)實戰(zhàn)手冊RTL 視圖功能驗證設(shè)計時序是否符合要求；工具有 m帶工具等sim、Activehdl、NC-Verilog/Vhdl、各廠家自1.選擇【File】-【New】選項，打開新建文件類型選擇窗口2.選擇 Vector Waveform File 打開波形窗口參數(shù)設(shè)置3.添加測試信號，設(shè)置輸入信號和新建