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1、VHDL實(shí)驗(yàn)報(bào)告：姓名： 學(xué)號(hào)： 班級(jí)：實(shí)驗(yàn)地點(diǎn)： 實(shí)驗(yàn)時(shí)間：一、 實(shí)驗(yàn)?zāi)康模憾?試驗(yàn)相關(guān)知識(shí)點(diǎn)：三、實(shí)驗(yàn)設(shè)備與軟件環(huán)境：四、實(shí)驗(yàn)步驟及程序：library ieee;use ieee.std_logic_1164.all;entity shift8 isport (clk,dir,we,oe,si : in std_logic;d : inout std_logic_vector(7 downto 0;so : out std_logic;end entity;architecture rtl of shift8 issignal temp:std_logic_vector(7 downt

2、o 0;beginprocess (clk,webeginif(we='1'thentemp<=d;elsif(clk'event and clk='1'thenif(dir='0'thentemp(7<=temp(6;temp(6<=temp(5;temp(5<=temp(4;temp(4<=temp(3;temp(3<=temp(2;temp(2<=temp(1;temp(1<=temp(0;temp(0<=si;elsetemp(0<=temp(1;temp(1<=t

3、emp(2;temp(2<=temp(3;temp(3<=temp(4;temp(4<=temp(5;temp(5<=temp(6;temp(6<=temp(7;temp(7<=si;end if;end if;end process;process(dir,temp,oeisbeginif dir='0'thenso<=temp(7;else so<=temp(0;end if;end process;process(temp,we,oebeginif(we='0'and (oe='0'thend<="ZZZZZZZZ"elsif(we='0'and(oe='1'thend<=temp;end if;end process;end rtl;

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