第8章組合邏輯電路

1、 8.1.1 組合邏輯電路的分析組合邏輯電路的分析 1.分析的目的分析的目的 根據(jù)給定的邏輯電路圖，經(jīng)過(guò)分析確定電路能完成的邏輯功根據(jù)給定的邏輯電路圖，經(jīng)過(guò)分析確定電路能完成的邏輯功能。有時(shí)分析的目的在于檢驗(yàn)新設(shè)計(jì)的邏輯電路是否實(shí)現(xiàn)了預(yù)能。有時(shí)分析的目的在于檢驗(yàn)新設(shè)計(jì)的邏輯電路是否實(shí)現(xiàn)了預(yù)定的邏輯功能。定的邏輯功能。 2.分析的方法分析的方法 （1）由邏輯圖寫出各輸出端的邏輯表達(dá)式）由邏輯圖寫出各輸出端的邏輯表達(dá)式 （2）化簡(jiǎn)和變換各邏輯表達(dá)式，求出最簡(jiǎn)函數(shù)式）化簡(jiǎn)和變換各邏輯表達(dá)式，求出最簡(jiǎn)函數(shù)式 （3）列出真值表）列出真值表 （4）邏輯功能分析）邏輯功能分析 8.1 組合邏輯電路的分析與設(shè)

2、計(jì)組合邏輯電路的分析與設(shè)計(jì)第第8章章 組合邏輯電路組合邏輯電路（2）列出函數(shù)的真值表。(略） （3）邏輯功能分析。 由真值表可知，當(dāng)輸入變量A、B、C同時(shí)為1或0時(shí)，輸出變量Y為0，由此可確定該電路是判斷三個(gè)變量是否一致的電路。 8.1.1 組合邏輯電路的分析組合邏輯電路的分析【例8.1.1】分析圖8.1.1所示電路的邏輯功能。 圖8.1.1 例題8.1.1圖BACBCAY解：（1）寫出該電路輸出函數(shù)的邏輯表達(dá)式。 因邏輯表達(dá)式比較簡(jiǎn)單，可將化簡(jiǎn)步驟省略。 組合邏輯電路的設(shè)計(jì)一般按以下幾個(gè)步驟進(jìn)行：（1）分析題意寫真值表。根據(jù)設(shè)計(jì)要求，首先確定輸入變量和輸出變量，并對(duì)它們進(jìn)行邏輯狀態(tài)賦值，確定

3、邏輯1和邏輯0所對(duì)應(yīng)的狀態(tài)，然后列寫真值表。在列真值表時(shí)，不會(huì)出現(xiàn)或不允許出現(xiàn)的輸入變量的取值組合可不列出。如果列出，就在相應(yīng)的輸出函數(shù)處畫“”號(hào)，化簡(jiǎn)時(shí)作約束項(xiàng)處理。 （2）根據(jù)真值表寫出邏輯表達(dá)式。（3）用卡諾圖或公式法化簡(jiǎn)，求出最簡(jiǎn)邏輯表達(dá)式。（4）根據(jù)簡(jiǎn)化后的邏輯表達(dá)式，畫出邏輯電路圖。 8.1.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì) 【例8.1.3】交叉路口的交通信號(hào)燈有三個(gè)，分別是紅、黃、綠三色。正常工作時(shí)，應(yīng)該只有一盞燈亮，其它情況均屬電路故障，試設(shè)計(jì)故障報(bào)警電路。 解：（1）分析題意寫真值表設(shè)信號(hào)燈亮?xí)r用1表示，燈滅用0表示。報(bào)警狀態(tài)用1表示，正常工作用0表示。 紅、黃、綠三

4、燈分別用A、B、C表示，報(bào)警電路輸出用Y表示，列出真值表如表8.1.3所示。 8.1.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì) 8.1.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)ABCY00010010010001111000101111011111表8.1.3例8.1.3真值表（2）根據(jù)真值表寫出邏輯表達(dá)式ABCCABCBABCACBAY 8.1.2 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)（3）根據(jù)真值表畫出如圖8.1.3所示的卡諾圖圖8.1.3 例8.1.3的卡諾圖（4）根據(jù)簡(jiǎn)化后的邏輯表達(dá)式，畫出邏輯電路圖，如圖8.1.4所示。 圖8.1.4 例8.1.3邏輯電路圖8.2 常用的組合邏輯部件

5、常用的組合邏輯部件8.2.1 加法器加法器 1.半加器半加器 進(jìn)行二進(jìn)制加法時(shí)，設(shè)兩個(gè)加數(shù)為A、B，半加器的輸出為S，向高位的進(jìn)位為C，設(shè)計(jì)一個(gè)半加器的過(guò)程如下： （a）邏輯圖 （b）邏輯符號(hào) 圖8.2.1 半加器邏輯電路和邏輯符號(hào) 2.全加器全加器 設(shè)兩個(gè)加數(shù)為An、Bn，低位的進(jìn)位為Cn-1，全加器的輸出為Sn，向高位的進(jìn)位為Cn，則全加器如下。 8.2.1 加法器加法器(a) 電路 (b) 邏輯符號(hào) 圖8.2.2 全加器邏輯電路和邏輯符號(hào) 3.多位加法器多位加法器 用多個(gè)全加器串接可以構(gòu)成多位加法器，即要實(shí)現(xiàn)多位二進(jìn)制數(shù)的加法，可以用多個(gè)一位全加器級(jí)聯(lián)而實(shí)現(xiàn)，將低位片的進(jìn)位輸出信號(hào)接到高

6、位片的進(jìn)位輸入端。圖8.2.3所示的是一個(gè)4位二進(jìn)制數(shù)的串行進(jìn)位加法器。 圖8.2.3 四位串行進(jìn)位加法器8.2.1 加法器加法器 將含有特定意義的數(shù)字或符號(hào)信息，轉(zhuǎn)換成相應(yīng)的若干位二進(jìn)制代碼的過(guò)程稱為編碼，具有編碼功能的組合邏輯電路稱為編碼器。8.2.2 編碼器編碼器圖8.2.4 8421BCD碼編碼器邏輯圖8.2.3 譯碼器譯碼器 1.二進(jìn)制譯碼器二進(jìn)制譯碼器 二進(jìn)制譯碼器是將輸入的二進(jìn)制代碼的各種狀態(tài)按特定含義翻譯成對(duì)應(yīng)輸出信號(hào)的電路，也稱為變量譯碼器。若輸入端有n位，則代碼組合就有2n個(gè)，能譯出2n個(gè)輸出信號(hào)。常用的二進(jìn)制譯碼器有2線4線譯碼器、3線8線譯碼器、4線16線譯碼器等。 8

7、.2.3 譯碼器譯碼器圖8.2.6 74LS138符號(hào)圖和管腳圖圖8.2.5 74LS138邏輯圖 【例8.2.1】用一個(gè)3線8線譯碼器74LS138實(shí)現(xiàn)函數(shù) 8.2.3 譯碼器譯碼器CBACBACBAY+=解：用一個(gè)3線8線譯碼器再加上一個(gè)與非門就可實(shí)現(xiàn)函數(shù)Y，其邏輯圖如圖8.2.7所示。 圖 8.2.7 例8.2.1的邏輯圖 2.二二十進(jìn)制譯碼器（十進(jìn)制譯碼器（4線線10線譯碼器）線譯碼器） 二十進(jìn)制譯碼器（4線10線譯碼器）是完成同一數(shù)據(jù)的不同代碼之間的相互交換的電路，所以也稱為碼制變換譯碼器。用于將BCD碼轉(zhuǎn)換為十進(jìn)制碼，例如，8421BCD碼十進(jìn)制碼譯碼器、余3碼十進(jìn)制碼譯碼器等。8

8、.2.3 譯碼器譯碼器8.2.3 譯碼器譯碼器（a）符號(hào)圖 （b）邏輯圖 圖8.2.8 4線10線譯碼器74LS42 3.顯示譯碼器顯示譯碼器 顯示譯碼器是將數(shù)字、文字或符號(hào)的代碼譯成可以驅(qū)動(dòng)顯示器件顯示數(shù)字、文字或符號(hào)的輸出信號(hào)的電路，它一般由譯碼器和驅(qū)動(dòng)電路組成。顯示譯碼器要和顯示器配合使用，常見(jiàn)的七段顯示譯碼器的功能是將輸入的8421BCD碼譯成對(duì)應(yīng)于七個(gè)筆段ag的代碼，用于驅(qū)動(dòng)能夠顯示09十個(gè)數(shù)字的數(shù)字顯示器。8.2.3 譯碼器譯碼器8.2.3 譯碼器譯碼器圖8.2.9 LED數(shù)碼管引線圖和顯示數(shù)字情況（a）共陽(yáng)極接法 (b) 共陰極接法 圖8.2.10 LED數(shù)碼管內(nèi)部電路原理 數(shù)據(jù)

9、選擇器又稱多路選擇器或多路開(kāi)關(guān)，它邏輯功能是根據(jù)地址碼的要求，從多路輸入信號(hào)中選擇其中一路輸出的邏輯電路。按照輸入端數(shù)據(jù)的不同有四選一、八選一、十六選一等形式。8.2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器圖8.2.13 74LS151功能簡(jiǎn)圖 圖8.2.14 例8.2.2邏輯圖 【例8.2.2】用74LS151實(shí)現(xiàn)邏輯函數(shù)8.2.4 數(shù)據(jù)選擇器數(shù)據(jù)選擇器BACAF)(701260125012201210120012DAAADAAADAAADAAADAAADAAASY解 74LS151是8選1數(shù)據(jù)選擇器，其輸出邏輯表達(dá)式為：而要求它實(shí)現(xiàn)的函數(shù)為： 01011100ABCCABCBACBABCACBACBAC

10、BABACAF比較上面兩式可知，將函數(shù)F的自變量A、B、C接入74LS151的選擇輸入端A2、A1、A0，令使能端 接0，數(shù)據(jù)輸入端D2、D3、D4和D6接1，D0、D1、D5和D7接0，即實(shí)現(xiàn)了邏輯函數(shù)F，如圖8.2.14所示。 SS8.2.5 數(shù)值比較器數(shù)值比較器 用來(lái)比較兩個(gè)n位二進(jìn)制數(shù)大小或是否相等的邏輯電路，稱為數(shù)值比較器。兩個(gè) n位二進(jìn)制數(shù)比較時(shí)，應(yīng)從高位到低位逐位進(jìn)行比較，高位數(shù)相等時(shí)，才能進(jìn)行低位數(shù)比較。當(dāng)比較到某一位數(shù)值不等時(shí)，其結(jié)果就是兩個(gè)n位二進(jìn)制數(shù)的比較結(jié)果。 圖8.2.15 74LS85功能簡(jiǎn)圖 例【8.2.3】試設(shè)計(jì)一個(gè)比較七位二進(jìn)制整數(shù)大小的比較器。解：采用兩塊四

11、位比較器74LS85芯片，用分段比較的方法，可以實(shí)現(xiàn)對(duì)七位二進(jìn)制數(shù)的比較，其邏輯圖如圖8.2.16所示。8.2.5 數(shù)值比較器數(shù)值比較器圖8.2.16 7位二進(jìn)制數(shù)比較器 應(yīng)注意低位模塊的級(jí)聯(lián)輸入接010，比較器高位多余輸入端只要連接相同即可。小 結(jié)1組合邏輯電路是指在任一時(shí)刻，如果邏輯電路的輸出狀態(tài)只取決于輸入各狀態(tài)的組合，而與電路原來(lái)的狀態(tài)無(wú)關(guān)。其輸入、輸出邏輯關(guān)系按照邏輯函數(shù)的運(yùn)算法則。2組合邏輯電路的基本分析方法是由給定的邏輯圖寫出邏輯表達(dá)式；用邏輯代數(shù)法或卡諾圖法化簡(jiǎn)，求出最簡(jiǎn)函數(shù)式；列出真值表；最后寫出輸出與輸入的邏輯功能說(shuō)明。3組合邏輯電路的基本設(shè)計(jì)方法是根據(jù)實(shí)際問(wèn)題所要求的邏輯功能，首先確定組合邏輯電路的輸入變量和輸