數(shù)字電子技術(shù)實(shí)驗(yàn)指導(dǎo)書(shū)答案PPT課件

1、燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心（五）實(shí)驗(yàn)接線圖及實(shí)驗(yàn)結(jié)果 74LS00中包含個(gè)二輸入與非門(mén)，7402中包含個(gè)二輸入或非門(mén)，7486中包含個(gè)二輸入異或門(mén)，它們的引腳分配圖見(jiàn)附錄。下面各畫(huà)出測(cè)試7400第一個(gè)邏輯門(mén)邏輯關(guān)系的接線圖及測(cè)試結(jié)果。測(cè)試其它邏輯門(mén)時(shí)的接線圖與之類(lèi)似。測(cè)試時(shí)各器件的引腳接地，引腳接十。圖中的1、2接電平開(kāi)關(guān)輸出端，LED0是電平指示燈。第1頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心1 1、測(cè)試、測(cè)試74LS0074LS00邏輯關(guān)系接線圖及邏輯關(guān)系接線圖及測(cè)試結(jié)果測(cè)試結(jié)果輸 入輸 出引腳1引腳3引腳2K1K2123LED0LHLLLLHHHHHH圖1.1

2、測(cè)試74LS00邏輯關(guān)系接線圖表1.1 74LS00真值表第2頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心2 2、測(cè)試、測(cè)試74LS0274LS02邏輯關(guān)系接線圖及邏輯關(guān)系接線圖及測(cè)試結(jié)果測(cè)試結(jié)果輸 入輸 出引腳2引腳1引腳3K1K2123LED0LHLLLLHHHH圖1.2 測(cè)試74LS28邏輯關(guān)系接線圖表1.2 74LS28真值表LL第3頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心3 3、測(cè)試、測(cè)試74LS8674LS86邏輯關(guān)系接線圖邏輯關(guān)系接線圖及測(cè)試結(jié)果及測(cè)試結(jié)果輸 入輸 出引腳1引腳3引腳2K1K2123LED0LLLLLHHHH圖1.3 測(cè)試74LS86邏輯關(guān)系接

3、線圖表1.3 74LS86真值表LHH第4頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心二二 、 TTLTTL、HCHC和和HCTHCT器件的電壓傳輸特性器件的電壓傳輸特性( (一一) )、實(shí)驗(yàn)?zāi)康?、?shí)驗(yàn)?zāi)康?.掌握TTL、HCT和 HC器件的傳輸特性。 .掌握萬(wàn)用表的使用方法。( (二二) )、實(shí)驗(yàn)所用器件、實(shí)驗(yàn)所用器件 .六反相器片 .六反相器片 .六反相器片（三）、實(shí)驗(yàn)內(nèi)容（三）、實(shí)驗(yàn)內(nèi)容.測(cè)試TTL器件一個(gè)非門(mén)的傳輸特性。.測(cè)試HC器件一個(gè)非門(mén)的傳輸特性。.測(cè)試HCT器件一個(gè)非門(mén)的傳輸特性。（四）、實(shí)驗(yàn)提示.注意被測(cè)器件的引腳和引腳分別接地和十5。.將實(shí)驗(yàn)臺(tái)上.電位器RTL的電壓

4、輸出端連接到被測(cè)非門(mén)的輸入端，RTL的輸出端電壓作為被測(cè)非門(mén)的輸入電壓。旋轉(zhuǎn)電位器改變非門(mén)的輸入電壓值。.按步長(zhǎng)0.2調(diào)整非門(mén)輸入電壓。首先用萬(wàn)用表監(jiān)視非門(mén)輸入電壓，調(diào)好輸入電壓后，用萬(wàn)用表測(cè)量非門(mén)的輸出電壓，并記錄下來(lái)。第5頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心二 、 TTL、HC和HCT器件的電壓傳輸特性（五）、實(shí)驗(yàn)接線圖及實(shí)驗(yàn)結(jié)果 .實(shí)驗(yàn)接線圖由于 74LS04、74HC04和 74HCT04的邏輯功能相同，因此三個(gè)實(shí)驗(yàn)的接線圖是一樣的。下面以第一個(gè)邏輯門(mén)為例，畫(huà)出實(shí)驗(yàn)接線圖（電壓表表示電壓測(cè)試點(diǎn)）如右圖vv4.7K12+5V圖2.1 實(shí)驗(yàn)二接圖第6頁(yè)/共63頁(yè)燕山大學(xué)電子

5、實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心二 、 TTL、HC和HCT器件的電壓傳輸特性輸入Vi(V)輸出Vo74LS0474HC0474HCT040.00.2 1.21.44.85.0.輸出無(wú)負(fù)載時(shí)74LS04、74HC04、74HCT04電壓傳輸特性測(cè)試數(shù)據(jù)第7頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心二 、 TTL、HC和HCT器件的電壓傳輸特性 圖 2 . 2 7 4 L S 0 4 電 壓 傳 輸 特 性 曲 線01234512345V o ( V )VI( V )01234512345V o ( V )VI( V )圖 2 . 3 7 4 H C 0 4 電 壓 傳 輸 特 性 曲 線

6、圖 2 . 4 7 4 H C T 0 4 電 壓 傳 輸 特 性 曲 線01234512345V o ( V )VI( V ).輸出無(wú)負(fù)載時(shí)74LS04、74HC04和 74HCT04電壓傳輸特性曲線。 第8頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心.比較三條電壓傳輸特性曲線的特點(diǎn)。 盡管只對(duì)三個(gè)芯片在輸出無(wú)負(fù)載情況下進(jìn)行了電壓傳輸特性測(cè)試，但是從圖.、圖.和圖.4所示的三條電壓傳輸特性曲線仍可以得出下列觀點(diǎn): （1）74LS芯片的最大輸入低電平V低于74HC芯片的最大輸入低電平V，74LS芯片的最小輸入高電平低于74HC芯片的最小輸出高電平。 （）74LS芯片的最大輸入低電平、最

7、小輸入高電平與74HCT芯片的最大輸入低電平、 最小輸出高電平相同。 （）74LS芯片的最大輸出低電平高于74HC芯片和74HCT芯片的最大輸出低電平。74LS芯片的最小輸出高電平低于74HC芯片和74HCT芯片的最小輸出高電平。 （）74HC芯片的最大輸出低電平 、最小輸出高電平 與 74HCT芯片的最大輸出低電平、最小輸出高電平相同。二 、 TTL、HC和HCT器件的電壓傳輸特性 第9頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心5在不考慮輸出負(fù)載能力的情況下，從上述觀點(diǎn)可以得出下面的推論（）74H CT芯片和74HC芯片的輸出能夠作為 74LS芯片的輸入使用。（）74LS芯片的輸出

8、能夠作為74HCT芯片的輸入使用。 實(shí)際上，在考慮輸出負(fù)載能力的情況下，上述的推論也是正確的。應(yīng)當(dāng)指出，雖然在教科書(shū)中和各種器件資料中，74LS芯片的輸出作為74HC芯片的輸入使用時(shí)，推薦的方法是在74LS 芯片的輸出和十5電源之間接一個(gè)幾千歐的上拉電阻，但是由于對(duì)74LS芯片而言，一個(gè)74HC輸入只是一個(gè)很小的負(fù)載，74LS芯片的輸出高電平一般在.5V4.5V之間，因此在大多數(shù)的應(yīng)用中，74LS芯片的輸出也可以直接作為74HC芯片的輸入。二 、 TTL、HC和HCT器件的電壓傳輸特性 第10頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心三、邏輯門(mén)控制電路1.用與非門(mén)和異或門(mén)安裝如圖所示

9、的電路。檢驗(yàn)它的真值表，說(shuō)明其功能。AB CY控制輸入端（a)（b）圖1.3 （a）多重控制門(mén)，（b）真值表輸入控制端B C輸出Y0 00 11 01 1AA10第11頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心三、邏輯門(mén)控制電三、邏輯門(mén)控制電路路2、用個(gè)三輸入端與非門(mén)IC芯片74LS10安裝如圖所示的電路 從實(shí)驗(yàn)臺(tái)上的時(shí)鐘脈沖輸出端口選擇兩個(gè)不同頻率（約 7khz和 14khz）的脈沖信號(hào)分別加到0和1端。對(duì)應(yīng) 和 端數(shù)字信號(hào)的所有可能組合，觀察并畫(huà)出輸出端的波形，并由此得出和（及/）的功能。 圖 1 . 9 實(shí) 驗(yàn) 邏 輯 電 路數(shù) 據(jù) 輸 出BBS選 通選 擇 線X0X1數(shù) 據(jù)

10、輸 入第12頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心實(shí)驗(yàn)二實(shí)驗(yàn)二 組合邏輯電路部件實(shí)驗(yàn)組合邏輯電路部件實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康模?掌握邏輯電路設(shè)計(jì)的基本方法 掌握EDA工具M(jìn)AX-PlusII的原理圖輸入方法 掌握MAX-PlusII的邏輯電路編譯、波形仿真的方法 第13頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心組合邏輯電路部件實(shí)驗(yàn)組合邏輯電路部件實(shí)驗(yàn)實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容 利用EDA工具M(jìn)AX-PlusII的原理圖輸入法，分別輸入74138、7483圖元符號(hào)；建立74138、7483的仿真波形文件，并進(jìn)行波形仿真，記錄波形；分析74138、7483邏輯關(guān)系。 1)3-8譯碼器74138的

11、波形仿真 2)4位二進(jìn)制加法器7483的波形仿真 位二進(jìn)制加法器集成電路 74LS83中，和 是兩個(gè)位二進(jìn)制數(shù)的輸入端，Cout，S3,S2,S1,S0是位輸出端。Cin是進(jìn)位輸入端，而Cout是進(jìn)位輸出端。（一）邏輯單元電路的波形仿真第14頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心（二）簡(jiǎn)單邏輯電路設(shè)計(jì)（二）簡(jiǎn)單邏輯電路設(shè)計(jì) 根據(jù)題目要求，利用EDA工具M(jìn)AX-PlusII的原理圖輸入法，輸入設(shè)計(jì)的電路圖；建立相應(yīng)仿真波形文件，并進(jìn)行波形仿真，記錄波形和輸入與輸出的時(shí)延差；分析設(shè)計(jì)電路的正確性。 組合邏輯電路部件實(shí)驗(yàn)組合邏輯電路部件實(shí)驗(yàn)實(shí)驗(yàn)內(nèi)容第15頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心

12、燕山大學(xué)電子實(shí)驗(yàn)中心1. 設(shè)計(jì)一個(gè)2-4譯碼器E為允許使能輸入線，A1、A2為譯碼器輸入，Q0、Q1、Q2、Q3分別為輸出， 為任意狀態(tài) 。輸入輸出EA1A2Q0Q1Q2Q31111100001110110111011011111102-4譯碼器功能表如下第16頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心2.設(shè)計(jì)并實(shí)現(xiàn)一個(gè)4位二進(jìn)制全加器（1） 二進(jìn)制全加器原理 一個(gè)位二進(jìn)制加法運(yùn)算數(shù)字電路是由一個(gè)半加器和（1）個(gè)全加器組成。它把兩個(gè)位二進(jìn)制數(shù)作為輸入信號(hào)。產(chǎn)生一個(gè)（1）位二進(jìn)制數(shù)作它的和。如圖所示。第17頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心用全加器構(gòu)成的位二進(jìn)制加法器

13、 圖中和是用來(lái)相加的兩n位輸入信號(hào)，n-1，n-1，n-2，2,1,0是它們的和。在該電路中對(duì)0和0相加是用一個(gè)半加器，對(duì)其它位都用全加器。如果需要串接這些電路以增加相加的位數(shù)，那么它的第一級(jí)也必須是一個(gè)全加器。第18頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心（2）設(shè)計(jì)步驟 設(shè)計(jì)1位二進(jìn)制全加器，邏輯表達(dá)式如下： Sn=AnBnCn-1 Cn= AnBnCn-1(AnBn) An是被加數(shù)， Bn是加數(shù)，Sn是和數(shù)，Cn是向高位的進(jìn)位，Cn-1是低位的進(jìn)位。 利用1位二進(jìn)制全加器構(gòu)成一個(gè)4位二進(jìn)制全加器第19頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心3.3.交叉口通行燈邏輯問(wèn)

14、題的實(shí)現(xiàn)交叉口通行燈邏輯問(wèn)題的實(shí)現(xiàn) 圖表示一條主干公路（東一面）與一條二級(jí)道路的交叉點(diǎn)。車(chē)輛探測(cè)器沿著A、B、C和D線放置。當(dāng)沒(méi)有發(fā)現(xiàn)車(chē)輛時(shí)，這些敏感組件的輸出為低電平0”。當(dāng)發(fā)現(xiàn)有車(chē)輛時(shí)，輸出為高電平“1”。交叉口通行燈根據(jù)下列邏輯關(guān)系控制: 第20頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心交叉口通行燈邏輯問(wèn)題的實(shí)現(xiàn)交叉口通行燈邏輯問(wèn)題的實(shí)現(xiàn)（a）東一西燈任何時(shí)候都是綠的條件 （1）C和D線均被占用； （2）沒(méi)有發(fā)現(xiàn)車(chē)輛； （3）當(dāng)A、B線沒(méi)同的占用時(shí)，C或D任一條線被占用； （b）南一北燈任問(wèn)時(shí)候都是綠的條件 （1）A和B線均被占用，而C和D線均未占用或只占用 一條線； （2）當(dāng)

15、C和D均未被占用時(shí)，A或B任一條線被占用。第21頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心交叉口通行燈邏輯問(wèn)題的實(shí)現(xiàn) 電路應(yīng)有兩個(gè)輸出端，南北（SN）和東西（EW），輸出高電平對(duì)應(yīng)綠燈亮，輸出低電平對(duì)應(yīng)紅燈亮。 用敏感組件的輸出作為邏輯電路輸入信號(hào)，對(duì)所給的邏輯狀態(tài)建立一個(gè)真值表，化簡(jiǎn)后得最簡(jiǎn)邏輯表達(dá)式，用與非門(mén)實(shí)現(xiàn)該電路、并用波形仿真設(shè)計(jì)電路的功能，分析其正確性之。第22頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心4.設(shè)計(jì)一個(gè)7位奇/偶校驗(yàn)器 奇/偶校驗(yàn)代碼是在計(jì)算機(jī)中常用的一種可靠性代碼。它由信息碼和一位附加位奇/偶校驗(yàn)位組成。這位校驗(yàn)位的取值(0或1)將使整個(gè)代碼串中的

16、1的個(gè)數(shù)為奇數(shù)（奇校驗(yàn)代碼）或?yàn)榕紨?shù)（偶校驗(yàn)代碼）。 第23頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心(1) 奇/偶校驗(yàn)位發(fā)生器 (A) 奇/偶校驗(yàn)位發(fā)生器就是根據(jù)輸入信息碼產(chǎn)生相應(yīng)的校驗(yàn)位。如圖是4位信息碼的奇校驗(yàn)位發(fā)生器電路?？赏浦?當(dāng)B3B4B2B1中的1的個(gè)數(shù)為偶數(shù)時(shí)此奇校驗(yàn)位發(fā)生器輸出的校驗(yàn)位P為1，反之為0。PX3X1X2B3B4B2B11 代碼分別為a0、a1、a2、a3、a4、a5、a6;奇校驗(yàn)位為P，偶校驗(yàn)位為E。邏輯表達(dá)式如下： /P=a0 a1 a2 a3 a4 a5 a6 E= P。 (B) 設(shè)計(jì)一個(gè)7位二進(jìn)制奇/偶校驗(yàn)位發(fā)生器第24頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)

17、驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心（2） 奇/偶校驗(yàn)代碼校驗(yàn)器 (A) 奇/偶校驗(yàn)器用于檢驗(yàn)奇(偶)校驗(yàn)代碼在傳送和存儲(chǔ)中有否出現(xiàn)差錯(cuò)，它具有發(fā)現(xiàn)所有奇數(shù)個(gè)位數(shù)錯(cuò)的能力。 (B)設(shè)計(jì)一個(gè)8位二進(jìn)制奇校驗(yàn)器 代碼分別為a0、a1、a2、a3、a4、a5、a6、 /p的奇校驗(yàn)器。邏輯表達(dá)式如下： S= a0a1a2a3a4a5a6P 顯然，當(dāng)校驗(yàn)器的輸入代碼a0a1a2a3a4a5a6 /p中1的個(gè)數(shù)為奇數(shù)時(shí)，校驗(yàn)器的輸出S為1、反之S為0。第25頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心5.設(shè)計(jì)一個(gè)四選一的（數(shù)據(jù)選擇器）電路 數(shù)據(jù)選擇器又稱(chēng)輸入多路選擇器、多路開(kāi)關(guān)。它的功能是在選擇信號(hào)的控制下

18、，從若干路輸入數(shù)據(jù)中選擇某一路輸入數(shù)據(jù)作為輸出。 數(shù) 據(jù) 選 擇 器E. . . . . . .YD1DnD2C1Cm數(shù) 據(jù) 選 擇 端使 能 端數(shù)據(jù)輸入端輸 出 端第26頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心E是選通使能端，A1、A0分別是選擇信號(hào)端，D0、D1、D2、D3分別是四路數(shù)據(jù)，F(xiàn)是輸出端。選通選擇信號(hào) 四路數(shù)據(jù) 輸出 EA1A0DF1 0000D0D3 D0001D0D3 D1010D0D3 D2011D0D3 D3一個(gè)四選一數(shù)據(jù)選擇器功能表第27頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心6.設(shè)計(jì)一個(gè)1:4數(shù)據(jù)分配器 數(shù)據(jù)分配器的功能是在選通（G）和選擇信

19、號(hào)(Cn)線的控制下將一路輸入數(shù)據(jù)（D）分別分配給相應(yīng)的輸出端（Yn）。 第28頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心G 是選通使能端，S1、S0分別是選擇端，D是一路輸入數(shù)據(jù)，Y0、Y1、Y2、Y3分別是選擇的輸出。輸入輸出GS1S0DY0Y1Y2Y31 1111000DD111001D1D11010D11D1011D111D1:4數(shù)據(jù)分配器功能表第29頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心7.設(shè)計(jì)并實(shí)現(xiàn)2位二進(jìn)制數(shù)字比較器功能描述：比較A1A0和B1B0兩個(gè)2位二進(jìn)制數(shù)： En使能端，En=1有效。 當(dāng)A1A0B1B0時(shí)，電路輸出端E=1，其它情況時(shí)E=0； 當(dāng)

20、A1A0B1B0時(shí)，電路輸出端L=1, 其它情況時(shí)L=0； 當(dāng)A1A0B1B0時(shí)，電路輸出端S=1, 其它情況時(shí)S=0；對(duì)設(shè)計(jì)的電路進(jìn)行波形仿真,記錄結(jié)果。第30頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心實(shí)驗(yàn)三 時(shí)序電路設(shè)計(jì)第31頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心（一）觸發(fā)器實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康?掌握RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器的工作原理。2學(xué)會(huì)正確使用RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器。第32頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容 1. 用 74LS00構(gòu)成一個(gè) RS 觸發(fā)器。給出R、S波形序列，進(jìn)行波形仿真，說(shuō)明RS觸發(fā)器的功能。 2.

21、D觸發(fā)器DFF （或雙D觸發(fā)器74LS74中一個(gè)D觸發(fā)器）功能測(cè)試。 D觸發(fā)器的輸入端口CLR是復(fù)位或清零，PRN是（置位）；給定D（數(shù)據(jù)）、CLK（時(shí)鐘）波形序列，進(jìn)行波形仿真，記錄輸入與輸出Q波形。說(shuō)明D觸發(fā)器是電平觸發(fā)還是上升沿觸發(fā)，分析原因。 3. JK觸發(fā)器JKFF（或雙JK觸發(fā)器74LS73、74LS76中一個(gè)JK觸發(fā)器）功能測(cè)試與分析。 JK觸發(fā)器輸入端口CLR是復(fù)位端，PRN是置位端，CLKS是時(shí)鐘。給出CK，J，K的波形，仿真JK觸發(fā)器的功能，說(shuō)明JK觸發(fā)器的CLK何時(shí)有效。 D觸發(fā)器74LS74是上升沿觸發(fā)，JK觸發(fā)器74LS73是下降沿觸發(fā) 第33頁(yè)/共63頁(yè)燕山大學(xué)電子

22、實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心（二）簡(jiǎn)單時(shí)序電路設(shè)計(jì)實(shí)驗(yàn)（二）簡(jiǎn)單時(shí)序電路設(shè)計(jì)實(shí)驗(yàn)實(shí)驗(yàn)?zāi)康?學(xué)習(xí)利用EDA工具設(shè)計(jì)簡(jiǎn)單時(shí)序電路。 掌握簡(jiǎn)單時(shí)序電路的分析、設(shè)計(jì)、波形仿真、器件編程及測(cè)試方法第34頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容1.用D觸發(fā)器DFF（或74LS74）構(gòu)成的4位二進(jìn)制計(jì)數(shù)器（分頻器） (1) 輸入所設(shè)計(jì)的4位二進(jìn)制計(jì)數(shù)器電路并編譯。 (2) 建立波形文件，對(duì)所設(shè)計(jì)電路進(jìn)行波形仿真。并記錄Q0、Q1、Q2、Q3的狀態(tài)。 (3) 對(duì)所設(shè)計(jì)電路進(jìn)行器件編程。將CLK引腳連接到實(shí)驗(yàn)系統(tǒng)的單脈沖輸出插孔，4位二進(jìn)制計(jì)數(shù)器輸出端Q0、Q1、Q2、Q3連接到LE

23、D顯示燈，CLR、PRN端分別連接到實(shí)驗(yàn)系統(tǒng)兩個(gè)開(kāi)關(guān)的輸出插孔。 (4)由時(shí)鐘CLK輸入單脈沖，記錄輸入的脈沖數(shù)，同時(shí)觀測(cè) Q0、Q1、Q2、Q3對(duì)應(yīng)LED顯示燈的變化情況。第35頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心2異步計(jì)數(shù)器 異步計(jì)數(shù)器是指輸入時(shí)鐘信號(hào)只作用于計(jì)數(shù)單元中的最低位觸發(fā)器，各觸發(fā)器之間相互串行，由低一位觸發(fā)器的輸出逐個(gè)向高一位觸發(fā)器傳遞，進(jìn)位信號(hào)而使得觸發(fā)器逐級(jí)翻轉(zhuǎn)，所以前級(jí)狀態(tài)的變化是下級(jí)變化的條件，只有低位觸發(fā)器翻轉(zhuǎn)后才能產(chǎn)生進(jìn)位信號(hào)使高位觸發(fā)器翻轉(zhuǎn)。第36頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心1 1）計(jì)數(shù)器單元電路仿真）計(jì)數(shù)器單元電路仿真a)

24、用74LS93構(gòu)成一個(gè)2位十六進(jìn)制計(jì)數(shù)器，并進(jìn)行波形仿真，74LS93圖示如下。第37頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心b)b)用用74LS9074LS90構(gòu)成一個(gè)構(gòu)成一個(gè)2 2位位BCDBCD碼計(jì)數(shù)器，并進(jìn)碼計(jì)數(shù)器，并進(jìn)行波形仿真。行波形仿真。 74LS90圖示如下第38頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心2 2）設(shè)計(jì)異步十進(jìn)制計(jì)數(shù)器）設(shè)計(jì)異步十進(jìn)制計(jì)數(shù)器a) 用JK觸發(fā)器JKFF（或雙JK觸發(fā)器74LS73、7476）構(gòu)成1位十進(jìn)制計(jì)數(shù)器（或BCD計(jì)數(shù)器） 第39頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心JKJK觸發(fā)器觸發(fā)器b) 對(duì)所設(shè)計(jì)的計(jì)數(shù)器

25、，建立相應(yīng)波形文件，進(jìn)行波形仿真。并記錄計(jì)數(shù)值Q0、Q1、Q2、Q3的狀態(tài)。c)對(duì)設(shè)計(jì)的計(jì)數(shù)器進(jìn)行器件編程、連線，由時(shí)鐘端 CLK輸入單脈沖，測(cè)試并記錄 Q0、Q1、Q2、Q3的狀態(tài)變化，驗(yàn)證設(shè)計(jì)電路的正確性。第40頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心3.3.移位寄存器移位寄存器 移位寄存器一種能寄存二進(jìn)制代碼，并能在時(shí)鐘控制下對(duì)代碼進(jìn)行右移或左移的同步時(shí)序電路。計(jì)算機(jī)執(zhí)行四則運(yùn)算和邏輯移位等指令少不了移位寄存器，此外，移位寄存器還可用于計(jì)算機(jī)的串行傳輸口的串并行信息轉(zhuǎn)換電路。 第41頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心1)1)集成移位寄存器波形仿真集成移位寄存

26、器波形仿真 74LS95是4位并/串輸入，并行輸出，雙向移位的移位寄存器。第42頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心移位寄存器移位寄存器2)用JK觸發(fā)器設(shè)計(jì)一個(gè)4位串行輸入，并行輸出右移寄存器。 針對(duì)所設(shè)計(jì)電路建立相應(yīng)的波形仿真文件，進(jìn)行波形仿真，器件編程，驗(yàn)證所設(shè)計(jì)電路的正確性。3)用JK觸發(fā)器設(shè)計(jì)4位并行輸入，串行輸出右移寄存器。 對(duì)所設(shè)計(jì)的4位右移寄存器建立相應(yīng)波形仿真文件，進(jìn)行波形仿真。第43頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心4.4.自循環(huán)寄存器自循環(huán)寄存器（1）用D觸發(fā)器DFF （或74LS74）構(gòu)成一個(gè)四位自循環(huán)寄存器。 方法是第一級(jí)的 Q端接第二

27、級(jí)的 D端， 依次類(lèi)推，最后第四級(jí)的Q端接第一級(jí)的D端。四個(gè)D觸發(fā)器的CLK端連接在一起，然后接單脈沖時(shí)鐘。（2）對(duì)設(shè)計(jì)的電路建立相應(yīng)的波形仿真文件，進(jìn)行波形仿真。 將觸發(fā)器Q0置1（即PRN0輸入一個(gè)負(fù)脈沖）， Q1、Q2、Q3清0（即CLR1、CLR2、CLR3輸入一個(gè)負(fù)脈沖）。（3）進(jìn)行器件編程（定義自循環(huán)寄存器的輸入/輸出引腳號(hào)）。（4）連線驗(yàn)證所設(shè)計(jì)電路的正確性 預(yù)置初始狀態(tài)（與波形仿真相同），自循環(huán)寄存器的PRNi和CLRi端連接到開(kāi)關(guān)的電平輸出插空，輸入端CLK引腳連接到實(shí)驗(yàn)系統(tǒng)的單脈沖輸出插孔，輸出端Q0、Q1、Q2、Q3連接到LED顯示燈。由時(shí)鐘CLK輸入端輸入單脈沖，觀察并

28、記錄Q0、Q1、Q2、Q3的狀態(tài)變化。 第44頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心5同步計(jì)數(shù)器 所謂同步計(jì)數(shù)器是指計(jì)數(shù)器中各觸發(fā)器統(tǒng)一使用同一輸入輸入時(shí)鐘脈沖（計(jì)數(shù)脈沖）信號(hào)，在同一時(shí)刻所有觸發(fā)器同時(shí)翻轉(zhuǎn)并產(chǎn)生進(jìn)位信號(hào)。 第45頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心(1)用74LS191構(gòu)成一個(gè)2位十六進(jìn)制計(jì)數(shù)器，并進(jìn)行波形仿真。第46頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心(2)用74LS160構(gòu)成一個(gè)2位BCD碼計(jì)數(shù)器，并進(jìn)行波形仿真。第47頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心實(shí)驗(yàn)四 基于VHDL的基本邏輯電路設(shè)計(jì)實(shí)驗(yàn)?zāi)康模?學(xué)會(huì)使

29、用VHDL語(yǔ)言設(shè)計(jì)數(shù)字單元電路的方法。 掌握用VHDL語(yǔ)言設(shè)計(jì)的數(shù)字單元電路的調(diào)試，波形仿真的方法。第48頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心（一）基于VHDL的組合邏輯電路設(shè)計(jì) 用VHDL語(yǔ)言編寫(xiě)實(shí)現(xiàn)下列器件功能的程序并進(jìn)行編譯、波形仿真。1.二輸入與非門(mén)2.三態(tài)門(mén)電路與總線緩沖器3.BCD-7段LED譯碼器4.設(shè)計(jì)一個(gè)1:4數(shù)據(jù)分配器（功能說(shuō)明見(jiàn)實(shí)驗(yàn)二.(二).6） 5.設(shè)計(jì)一個(gè)四位的全加器（功能說(shuō)明見(jiàn)實(shí)驗(yàn)二.(二).2） 6.設(shè)計(jì)一個(gè)7位奇偶校驗(yàn)電路（功能說(shuō)明見(jiàn)實(shí)驗(yàn)二.(二).4） 7.數(shù)字比較器，設(shè)計(jì)4位二進(jìn)制數(shù)字比較器 第49頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電

30、子實(shí)驗(yàn)中心（二）基于VHDL的時(shí)序電路設(shè)計(jì) 用VHDL語(yǔ)言編寫(xiě)實(shí)現(xiàn)下列器件功能的程序并進(jìn)行編譯、波形仿真與器件編程，并測(cè)試其功能。（1）觸發(fā)器和鎖存器：設(shè)計(jì)一個(gè)D觸發(fā)器（2）計(jì)數(shù)器，設(shè)計(jì)一位十進(jìn)制計(jì)數(shù)器（BCD碼計(jì)數(shù)器）注：注：VHDL程序范例見(jiàn)附程序范例見(jiàn)附件件1“六進(jìn)制計(jì)數(shù)器六進(jìn)制計(jì)數(shù)器” 第50頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心（二）時(shí)序電路設(shè)計(jì)（3）4位移位寄存器設(shè)計(jì) a. 4位右移寄存器功能要求，四位數(shù)據(jù)并行一次輸入，串行右移依次輸出，高位填充“0”。 b. 4位左移寄存器2功能要求，四位數(shù)據(jù)串行左移依次輸入，并行一次輸出。第51頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心VHDLVHDL語(yǔ)言設(shè)計(jì)范例語(yǔ)言設(shè)計(jì)范例第52頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心實(shí)驗(yàn)五數(shù)字系統(tǒng)設(shè)計(jì)綜合實(shí)驗(yàn)（一）設(shè)計(jì)一個(gè)十進(jìn)制脈沖計(jì)數(shù)裝置1電路元器件：第53頁(yè)/共63頁(yè)燕山大學(xué)電子實(shí)驗(yàn)中心燕山大學(xué)電子實(shí)驗(yàn)中心( (一一) )設(shè)計(jì)一個(gè)十進(jìn)制脈沖計(jì)數(shù)裝置設(shè)計(jì)一個(gè)十進(jìn)制脈沖計(jì)數(shù)裝置2實(shí)驗(yàn)步驟（1）自行設(shè)計(jì)BCD-7段LED譯碼器、十進(jìn)制計(jì)數(shù)器；（2）對(duì)所設(shè)計(jì)電路進(jìn)行仿真、綜合、編程下載；（3）將所設(shè)計(jì)的元器件進(jìn)行連接，構(gòu)成十進(jìn)制計(jì)數(shù)器顯示裝置。第54頁(yè)/共63頁(yè)燕山大