第六章Altera編程與配置ppt課件

1、第六章 Altera 編程與配置主要內(nèi)容配置又稱編程或下載，是指經(jīng)過用戶設(shè)計(jì)輸入并經(jīng)過配置又稱編程或下載，是指經(jīng)過用戶設(shè)計(jì)輸入并經(jīng)過 開發(fā)系統(tǒng)編譯后產(chǎn)生的配置數(shù)據(jù)文件，將其裝入開發(fā)系統(tǒng)編譯后產(chǎn)生的配置數(shù)據(jù)文件，將其裝入FPGA芯片內(nèi)部的可配置存儲器的過程，簡稱芯片內(nèi)部的可配置存儲器的過程，簡稱FPGA的下載。只有經(jīng)過邏輯配置后，的下載。只有經(jīng)過邏輯配置后，F(xiàn)PGA才能才能實(shí)現(xiàn)用戶需要的邏輯功能。實(shí)現(xiàn)用戶需要的邏輯功能。配置配置altera FPGA配置文件配置文件單板設(shè)計(jì)及調(diào)試注意事項(xiàng)單板設(shè)計(jì)及調(diào)試注意事項(xiàng) FPGA配置配置JTAG配置端口FPGAPS配置端口PC機(jī)配置適配電路配置器件或配置電

2、路AS配置端口專用FLASH配置器件PC機(jī)FPGA應(yīng)用電路系統(tǒng)應(yīng)用電路系統(tǒng)CPU/CPLDCPU/CPLD 大容量大容量ROM/EPROM/ROM/EPROM/FLASHFLASH芯片芯片F(xiàn)PGA應(yīng)用電路系統(tǒng)應(yīng)用電路系統(tǒng)CPU/CPLDCPU/CPLD RAM RAM方案1方案21 1、通用編程器、通用編程器2 2、通用仿真器、通用仿真器3 3、虛擬儀表、虛擬儀表 主系統(tǒng)通用10針標(biāo)準(zhǔn)配置/下載接口目標(biāo)板10針標(biāo)準(zhǔn)配置接口PIN1OTP配置器件插座配置器件插座6.1配置altera FPGA配置方式下載電纜配置過程6.1.1 配置方式根據(jù)FPGA在配置電路中的角色，其數(shù)據(jù)可以用以下3種方式下載

3、到目標(biāo)芯片中：主動配置方式被動配置方式最常用的(JTAG)配置方式 主動配置方式 由FPGA來主動輸出控制和同步信號包括配置時鐘給FPGA的串行配置芯片(EPCS系列)，配置芯片收到命令后，把配置數(shù)據(jù)發(fā)給FPGA，完成配置過程。 Altera FPGA所支持的主動方式，只能與Altera公司提供的主動串行芯片EPCS系列配合使用，因此又稱主動串行AS方式。目前只支持stratix和 Cyclone系列。 AS專用器件配置方式AS多片配置方式AS配置器件的在線編程FPGA被動方式 被動模式下，由系統(tǒng)的其他設(shè)備發(fā)起并控制配置過程，這些設(shè)備可以是配置芯片(EPC系列)，或者單板的微處理器、CPLD等

4、。FPGA在配置過程中完全處于被動地位，只是輸出一些狀態(tài)信號來配合配置過程。 被動配置方式可細(xì)分為PS被動串行）、 FPP（快速被動并行）、PPS被動并行同步）、PPA（被動并行異步以及PSA被動串行異步） PS被動串行） 所有的Altera FPGA都支持這種模式。由Altera的下載電纜、增強(qiáng)型配置器件EPC4、EPC8和EPC16和配置器件EPC1441、EPC8和EPC2），或智能主機(jī)如微處理器和CPLD來配置。在做PS配置時，F(xiàn)PGA配置數(shù)據(jù)從存儲器讀出，寫入到FPGA的DATA0接口上。數(shù)據(jù)在DCLK時鐘管腳的上升沿打入FPGA，每一個DCLK時鐘周期輸入1比特數(shù)據(jù)PS：單片機(jī)軟件

5、方式配置單片機(jī)產(chǎn)生配置時序、讀取EPROM中的配置數(shù)據(jù)EPROM中放置多個不同功能的配置文件對FPGA進(jìn)行配置PS：使用下載電纜配置 留意：1、不要忘了將多片配 置 控制信號nCE 引 腳接地！2、作為PS配置模式， 不要忘了將配置模式 控制信號腳MSEL1和 MSEL0都接地！FLEX、ACEX、APEX系列系列FPGA 配置電路配置電路對FPGA配置10針標(biāo)準(zhǔn)配置/下載接口通過配置電路后與PC機(jī)的并行接口相接主系統(tǒng)通用10針標(biāo)準(zhǔn)配置/下載接口目標(biāo)板10針標(biāo)準(zhǔn)配置接口PIN1OTP配置器件插座配置器件插座PS：使用專用配置芯片配置PS：ASIC/CPLD硬件高速配置方案缺陷：缺陷：1 1、電

6、路面積比較大、電路面積比較大快速被動并行FPP） 只有Stratix系列和APEX中支持?？捎葾ltera的增強(qiáng)型配置器件EPC4、EPC8和EPC16或智能主機(jī)如微處理器和CPLD）來配置。在做FPP配置時，F(xiàn)PGA配置數(shù)據(jù)從存儲器中讀出，寫入到FPGA的DATA7:0輸入接口上。數(shù)據(jù)在DCLK時鐘管腳的上升沿打入FPGA，每一個DCLK時鐘周期輸入1字節(jié)數(shù)據(jù)FPP：使用增強(qiáng)型配置器件被動并行同步（ PPS） 只有較老的器件支持這種模式，如APEX20K、Mercury、ACEX1K和FLEX10K?？捎芍悄苤鳈C(jī)如微處理器和CPLD來配置。在做PPS配置時， FPGA配置數(shù)據(jù)從存儲器中讀出，

7、寫入到FPGA的DATA7:0輸入接口上。在第一個DCLK時鐘信號的上升沿處，將一個字節(jié)的數(shù)據(jù)鎖存到FPGA中，然后由隨后的8個DCLK時鐘的下降沿將該字節(jié)數(shù)據(jù)一位一位移到FPGA中。被動并行異步PPA） 只有Stratix 系列、APEX、APEX20K、Mercury、ACEX1K和FLEX10K支持?？捎芍悄苤鳈C(jī)（如微處理器和CPLD來配置。在做PPA配置時， FPGA被配置控制器當(dāng)作一個異步存儲器。在作PPA配置時， FPGA配置數(shù)據(jù)從存儲器中讀出，寫入到FPGA的DATA7:0輸入接口上。在配置過程由一些異步控制信號來控制。PPA配置方式被動串行異步（ PSA ）只有FLEX6000

8、支持?？捎芍悄苤鳈C(jī)如微處理器和CPLD來配置。在做PSA配置時，F(xiàn)PGA配置數(shù)據(jù)從存儲器中讀出，寫入到FPGA的DATA0輸入接口上。在配置過程由一些異步控制信號來控制。JTAP配置方式 使用JTAG進(jìn)行配置可以使用Altera的下載電纜，或者通過智能主機(jī)模擬JTAG的時序來進(jìn)行配置；JTAG接口由四個必須的信號TDI、TDO、TMS和TCK，以及一個可選的TRST構(gòu)成。 TDI：用于測試數(shù)據(jù)的輸入TDO：用于測試數(shù)據(jù)的輸出TMS：模式控制管腳，決定了JTAG電路內(nèi)部的TAP狀態(tài)機(jī)的跳轉(zhuǎn)。TCK：測試時鐘，其它信號都必須與之同步TRST：可選信號，如果JTAG電路不用，可以將其連到GND用JT

9、AG接口配置FPGA多片級聯(lián)方式模式選擇 FPGA在正常工作時，它的配置數(shù)據(jù)存儲在SRAM中，加電時須重新下載。在實(shí)驗(yàn)系統(tǒng)中，通常用計(jì)算機(jī)或控制器進(jìn)行調(diào)試，因此可以使用PS。在實(shí)用系統(tǒng)中，多數(shù)情況下必須由FPGA主動引導(dǎo)配置操作過程，這時FPGA將主動從外圍專用存儲芯片中獲得配置數(shù)據(jù)，而此芯片中fpga配置信息是用普通編程器將設(shè)計(jì)所得的pof格式的文件燒錄進(jìn)去。 FPGA的配置過程 在FPGA的配置之前，首先要借助于FPGA開發(fā)系統(tǒng)，按某種文件格式要求描述設(shè)計(jì)系統(tǒng)，編譯仿真通過后，將描述文件轉(zhuǎn)換成FPGA芯片的配置數(shù)據(jù)文件。選擇一種FPGA的配置模式，將配置數(shù)據(jù)裝載到FPGA芯片內(nèi)部的可配置存

10、儲器（ SRAM單元），F(xiàn)PGA芯片才會成為滿足要求的芯片系統(tǒng)。 FPGA的配置流程包括復(fù)位、芯片配置芯片初始化、等幾個過程。 同步配置波形圖配置數(shù)據(jù)壓縮 Stratix和Cyclone器件支持配置數(shù)據(jù)的壓縮，這樣可以支持配置存儲器的空間和配置時間。普通，配置數(shù)據(jù)經(jīng)過壓縮，可以減小到35%-55%啟動壓縮功能方法一）選擇assignment/device啟動壓縮功能方法二）1 執(zhí)行File/convert programming files命令2 選擇編程文件類型，如POF、HEXOUT、RBF或TTF；3 為POF輸出文件選擇一個配置器件；4 在【input files to convert

11、】欄選中SOF文件5 單擊add file 按鈕，增加一個SOF文件6 選中加入的SOF文件，單擊properties按鈕7 選中compress對話框，8 回到主窗口，單擊ok按鈕遠(yuǎn)程升級Stratix系列FPGA還可以通過一個內(nèi)嵌的NIOS處理器，對FPGA進(jìn)行遠(yuǎn)程升級。6.1.2 Altera公司的下載電纜 針對FPGA器件不同的內(nèi)部結(jié)構(gòu)，Altera公司提供了不同的器件配置方式。Altera FPGA的配置可通過編程器、JATG接口在線編程及Altera在線配置等方式進(jìn)行。Altera器件編程下載電纜的有：ByteBlasterII并行下載電纜ByteBlasterMV并行下載電纜Ma

12、sterBlaster串行USB通信電纜BitBlaster串口下載電纜1. ByteBlasterII1. ByteBlasterII并行下載電纜并行下載電纜ByteBlaster并行下載電纜是一種連接到 PC機(jī) 25針標(biāo)準(zhǔn)口LPT口的硬件接口產(chǎn)品。ByteBlaster并行下載電纜可以對FLEX10K、FLEX8000和 FLEX6000進(jìn)行配置，也可以對 MAX9000包括MAX9000A）、MAX7000S和MAX7000A進(jìn)行編程。ByteBlaster為FPGA提供了一種快速而廉價的配置方法，設(shè)計(jì)人員的設(shè)計(jì)可以直接通過ByteBlaster下載電纜下載到芯片中去。若使用ByteBl

13、asterII下載電纜，支持的配置方式有以下3種：AS方式：對AS配置芯片(ECPS系列)進(jìn)行編程；PS方式：可以對FPGA進(jìn)行配置；JTAG方式：可以對FPGA、CPLD以及Altera配置芯片(EPC系列)編程。PC機(jī)25針標(biāo)準(zhǔn)并口PCB插座ByteBlaster電纜PC機(jī)25針標(biāo)準(zhǔn)并口ByteBlaster電纜PCB插座2 MasterBlaster串行/USB通信電纜特點(diǎn) (1) 在Quartus軟件中支持SignalTap嵌入式邏輯分析器。 (2) MasterBlaster串行/USB通信電纜允許PC機(jī)和UNIX用戶完成下列功能： 可配置APEX、 APEX20K、 FLEX10K

14、、 FLEX3000A、 FLEX8000和FLEX6000系列器件及Excalibur嵌入式微處理器解決方案。在線可編程MAX9000、 MAX7000S、 MAX7000B、 MAX7000A和EPC2器件。 (3) 工作電壓VCC支持5.0 V、 3.3 V或2.5 V。 (4) 為在線編程提供快速廉價的方法。 (5) 可從Quartus開發(fā)軟件和MAX+PLUS9.3及以上版本中下載數(shù)據(jù)。 (6) 具有RS-232串行接口或USB接口。 (7) 使用10針電路板連接器與ByteBlasterMV并口下載電纜兼容）。 MasterBlaster串行/USB通信電纜示意圖MasterBla

15、ster電纜提供兩種下載模式： 被動串行模式PS）用于配置APEX、 APEX20K和FLEX系列器件； JTAG模式具有IEEE 1149.1工業(yè)標(biāo)準(zhǔn)的JTAG接口， 用于編程具有JTAG能力的MAX系列器件和在線串行配置器件如EPC2或配置APEX、 APEX20K和FLEX系列器件。 銜接 MasterBlaster電纜通過一個串行接口或USB接口與計(jì)算機(jī)相連， 與電路板相連的是標(biāo)準(zhǔn)10針插座。 數(shù)據(jù)從串口或USB口通過MasterBlaster電纜下載到電路板。配置芯片增強(qiáng)型配置器件： EPC16、EPC8、EPC4 支持：對大容量FPGA的單片配置，由JTAG接口進(jìn)行在系統(tǒng)編程，F(xiàn)P

16、P快速配置方式AS串行配置器件：EPCS64、EPCS16、EPCS4、 EPCS1 低成本配置芯片，支持芯片：Stratix、cyclone和cyclone器件，可由下載電纜或其它設(shè)備進(jìn)行重復(fù)編程普通配置器件：EPC2、EPC1和EPC1441 容量相對較小，只有EPC2可重復(fù)編程。支持大容量FPGA配置，需多片級聯(lián)使用。配置文件及軟件支持一 配置模式及配置器件選擇選擇assignment/device，選擇settings-files選項(xiàng)，單擊device&pin options按鈕，在對話框中選擇configuration選項(xiàng)卡，可以選擇配置方案，配置器件，及配置模式二 復(fù)用管腳

17、處理 用作普通的IO用作三態(tài)輸入用作輸出到地用作輸出到未指明的信號配置文件說明FPGA開發(fā)軟件可以生成多種不同類型的配置文件，用戶可以根據(jù)不同的應(yīng)用環(huán)境選用這些配置文件 .sof: 選擇配置模式為JTAG或PS方式，使用ALTERA的下載電纜對FPGA進(jìn)行配置，需要使用。.pof：對各種Altera配置芯片進(jìn)行編程的文件，需要在開發(fā)工具中設(shè)置器件類型。.rbf：二進(jìn)制配置文件，只包含配置數(shù)據(jù)的內(nèi)容。通常被用在外部的職能配置設(shè)備上。.rpd：用外部編程設(shè)備對AS串行配置芯片進(jìn)行在系統(tǒng)編程的文件。.hex：是一個ASCLL碼格式文件，以INTEL的十六進(jìn)制格式存放了FPGA的編程內(nèi)容，可以用在外部

18、的配置設(shè)置上。.ttf：與rbf內(nèi)容一樣的ASCLL碼格式文件，在每個配置數(shù)據(jù)之間用逗號隔開。.sbf：用BitBlaster來通過PS方式配置的FLEX10K和FLEX6000系列器件將使用該文件.jam：是一種以jam編程語言描述的ASCLL碼格式文件。配置的可靠性1 配置過程的CRC校驗(yàn)2 掉電重配置保護(hù)3 Configration RAM數(shù)據(jù)的CRC校驗(yàn)單板設(shè)計(jì)要點(diǎn)1 DCLK處理方式： 當(dāng)作告訴信號處理2 多片配置信號處理：在有多片F(xiàn)PGA的配置鏈中，一般建議將多片F(xiàn)PGA器件的DCLK、DATAO(DATA7:0)、nCONFIG、nSTATUS和CONF_DONE信號連在一起。3 驅(qū)動高扇出信號：在多器件的配置鏈中，配置信號往往需要被重新驅(qū)動來保持良好的信號完整性和防止時鐘偏斜等問題。4 配置器件的延時：要保證nCS和CONF_DONE之間的走線不要太長，PCB走線負(fù)載不能太大，防止CONF_DONE上升時間超時，導(dǎo)致芯片配置不正常。調(diào)試建議一 對于所有配置模式1 配置文件和器件的一致性2 電平兼容3 配置管腳連接遵循手冊4 不同配置方式，管腳的連接要合理5 需干凈的DLCK信號6 檢測INIT_DONE信號7 配置完成后CONF_DONE信號要被拉高二 多器件配置鏈 1 合成配置文件 2 sof