FPGA設(shè)計(jì)及多片F(xiàn)PGA進(jìn)行ASIC設(shè)計(jì)驗(yàn)證的探討研究

1、FPGA設(shè)計(jì)及多片F(xiàn)PGA進(jìn)行ASIC設(shè)計(jì)驗(yàn)證的探討研究作者：黃可望 時(shí)間：2006-6-26摘 要:在ASIC設(shè)計(jì)中, 校驗(yàn)是一個(gè)非常重要的部分,一般先要進(jìn)行FPGA 驗(yàn)證。FPGA 驗(yàn)征有一整套嚴(yán)格的流程;隨著ASIC設(shè)計(jì)越來(lái)越龐大、越來(lái)越復(fù)雜, 單片F(xiàn)PGA 已不能滿足設(shè)計(jì)驗(yàn)證要求, 多片F(xiàn)PGA 驗(yàn)證應(yīng)運(yùn)而生。多片F(xiàn)PGA驗(yàn)證還處于起步階段, 其驗(yàn)證方法和工具有很大的研究和發(fā)展空間。關(guān)鍵詞:現(xiàn)場(chǎng)可編輯門陣列;專用集成電路;驗(yàn)證一、FPGA 設(shè)計(jì)流程1. 1 FPGA 簡(jiǎn)介現(xiàn)場(chǎng)可編程門門陣列FPGA (Field Programmable Gate Array) 是20 世紀(jì)80 年代中

2、期出現(xiàn)的高密度可編程邏輯器件。FPGA 具有掩膜可編程門陣列的通用結(jié)構(gòu), 它由邏輯功能塊排成陣列, 并由可編程的互連資源連接這些邏輯功能塊來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。FPGA 一般由3 種可編程電路(可編程邏輯塊CLB、輸入/輸出模塊IOB 和互連資源IR) 和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM 組成。 可看成是一種半定制的專用集成電路(ASIC) , 它克服了原有PLD 電路數(shù)有限的缺點(diǎn), 是一種靈活有效的數(shù)字集成電路的設(shè)計(jì)和驗(yàn)證工具。FPGA 開(kāi)發(fā)周期短, 費(fèi)用低, 采用FPGA 設(shè)計(jì)A S IC 電路, 用戶不需投片生產(chǎn)就能得到合用的芯片; FPGA 可以在實(shí)現(xiàn)算法的手段上更具靈活性, 能加

3、快算法實(shí)現(xiàn)速度, 提高實(shí)時(shí)性。1.2 設(shè)計(jì)流程圖二、多片F(xiàn)PGA 驗(yàn)證ASIC 的探討研究2.1 多片F(xiàn)PGA 驗(yàn)證隨著先進(jìn)的半導(dǎo)體工藝技術(shù)不斷提高, 深亞微米(DSM )工藝技術(shù)使得在芯片上的構(gòu)造更多的門電路成為可能, 并能夠?qū)崿F(xiàn)包含各種IP以及存儲(chǔ)器和軟件的系統(tǒng)級(jí)芯片(SoC) ,這帶來(lái)的是ASIC 設(shè)計(jì)規(guī)模和設(shè)計(jì)復(fù)雜度的飛速增長(zhǎng)。ASIC設(shè)計(jì)規(guī)模的增大, 在帶來(lái)實(shí)現(xiàn)高性能芯片系統(tǒng)可能性的同時(shí), 也帶來(lái)了前所未有的芯片驗(yàn)證問(wèn)題。在百萬(wàn)門ASIC 的設(shè)計(jì)之前, 我們通常是把設(shè)計(jì)放在一塊FPGA 中進(jìn)行功能驗(yàn)證; 但隨著百萬(wàn)門ASIC 的出現(xiàn), 最大的FPGA 的容量也不足以裝下百萬(wàn)門甚至幾百

4、萬(wàn)門的設(shè)計(jì), 這就意味著設(shè)計(jì)者必須把他們的設(shè)計(jì)分割到幾塊FPGA 中。在IC 設(shè)計(jì)中, 驗(yàn)證通常至少占到工作量的50% , 對(duì)于超大型設(shè)計(jì), 驗(yàn)證已占到了70%。若驗(yàn)證方法和工具的滯后, 將嚴(yán)重阻礙IC 設(shè)計(jì)的發(fā)展。因此, 可以說(shuō)校驗(yàn)(Verificat ion) 問(wèn)題是當(dāng)今IC 設(shè)計(jì)的最大瓶頸, 而且隨著越來(lái)越多的需要處理大量實(shí)時(shí)數(shù)據(jù)的應(yīng)用, 驗(yàn)證技術(shù)就要求能夠在接近實(shí)時(shí)頻率的條件下進(jìn)行驗(yàn)證。如何進(jìn)行方便靈活的測(cè)試和驗(yàn)證成為人們關(guān)注的焦點(diǎn)之一。對(duì)于單塊FPGA 驗(yàn)證是經(jīng)濟(jì)高效的, 但是也會(huì)遇到由于設(shè)計(jì)不當(dāng)造成的時(shí)序問(wèn)題。其一是毛刺信號(hào)。無(wú)法預(yù)見(jiàn)毛刺信號(hào)可通過(guò)設(shè)計(jì)來(lái)傳播并產(chǎn)生不需要的時(shí)鐘脈沖。

5、當(dāng)毛刺號(hào)影響后續(xù)電路時(shí), 就成為一個(gè)較大的問(wèn)題。其二是時(shí)鐘問(wèn)題。使用邏輯門控制時(shí)鐘信號(hào), 會(huì)在時(shí)鐘和數(shù)據(jù)之間產(chǎn)生較多的扭曲。其三是復(fù)位問(wèn)題。同時(shí)鐘問(wèn)題一樣, 如果使用組合邏輯或者不詳細(xì)考慮時(shí)序, 復(fù)位信號(hào)也能產(chǎn)生一系列問(wèn)題。還有執(zhí)行問(wèn)題, 實(shí)驗(yàn)方法問(wèn)題等等。這些問(wèn)題可以通過(guò)好的設(shè)計(jì)技術(shù)減至最少, 并且可以使得門陣列的轉(zhuǎn)換變得更為平穩(wěn)。對(duì)于多片F(xiàn)PGA 驗(yàn)證來(lái)說(shuō), 就有許多問(wèn)題有待解決。首先問(wèn)題是如何把整個(gè)設(shè)計(jì)分割到多片F(xiàn)PGA 中, 如何分配每個(gè)FPGA 的I/O。ASIC 設(shè)計(jì)者通常使用定制或是可重構(gòu)的驗(yàn)證環(huán)境來(lái)做系統(tǒng)驗(yàn)證; 常會(huì)花費(fèi)很長(zhǎng)的周期, 因?yàn)樵隍?yàn)證的過(guò)程中綜合和分割是分不開(kāi)的。綜合

6、的時(shí)候不會(huì)考慮到設(shè)計(jì)如何分割到多片F(xiàn)PGA , 因此, 與希望的速度有很大差距。分割的方法也不能反饋, 不會(huì)對(duì)利用率和系統(tǒng)性能帶來(lái)影響。因此, 設(shè)計(jì)者會(huì)在分割和綜合之間反復(fù)多次。若要對(duì)源代碼進(jìn)行修改, 那么這一過(guò)程還要反復(fù)多次。所以一個(gè)很好的解決問(wèn)題的方法是把FPGA 分割和綜合結(jié)合起來(lái), 并且在RTL級(jí)完成分割。要在RTL 級(jí)完成分割就要一定的分割和綜合算法。如何分割可以減少系統(tǒng)開(kāi)支, 怎樣來(lái)減弱或消除時(shí)間延遲, 都是必須考慮的問(wèn)題?，F(xiàn)在有多個(gè)公司生產(chǎn)FPGA , 如Xilinx,Altera 公司等。每種FPGA 雖然原理、基本結(jié)構(gòu)是相類似的, 但還是有許多不同之處, 要對(duì)多片F(xiàn)PGA 進(jìn)

7、行驗(yàn)證必須考慮到各種FPGA 的特殊結(jié)構(gòu)。目前, 已有公司開(kāi)發(fā)了專門針對(duì)FPGA 多芯片驗(yàn)證的仿真工具, 比如Synplicity 的Certufy, Certufy 是建立在Synplicity 綜合技術(shù)上的, 核心算法包括了適合各種FPGA 特殊結(jié)構(gòu)的綜合算法, 它的時(shí)序驅(qū)動(dòng)的綜合算使設(shè)計(jì)可以達(dá)到盡可能高的系統(tǒng)速度。這種綜合算法的內(nèi)核被擴(kuò)展到了運(yùn)用獨(dú)特的分割驅(qū)動(dòng)綜合算法的Certify 中。有了這種方法, 綜合過(guò)程就基于一個(gè)確定的分割。在多片F(xiàn)PGA 之間的時(shí)間預(yù)算自動(dòng)被包含在分割驅(qū)動(dòng)的綜合算法中。這個(gè)方法是Certify 解決方案的核心, 提高了驗(yàn)證性能。但作為一個(gè)新興的技術(shù), FPGA

8、 多芯片驗(yàn)證還不能指望一家公司開(kāi)發(fā)的一個(gè)工具解決所有問(wèn)題。由于ASIC 設(shè)計(jì)的結(jié)構(gòu)方案不一樣, 所以驗(yàn)證中出現(xiàn)的問(wèn)題也是各式各樣的; 所以, 大型ASIC設(shè)計(jì)的FPGA 多芯片驗(yàn)證, 從工具到方法學(xué)上, 有很大的發(fā)展空間。對(duì)于ASIC 設(shè)計(jì)者設(shè)計(jì)的芯片可粗略的分成幾個(gè)大類,針對(duì)每個(gè)大類的ASIC 設(shè)計(jì)專用的多芯片F(xiàn)PGA 驗(yàn)證方法。當(dāng)有針對(duì)性的對(duì)某一類ASIC設(shè)計(jì)是, 就可以把某些問(wèn)題細(xì)節(jié)化具體化, 能更好地提供解決方案。在多征FPGA 驗(yàn)證方法中要解決三大類問(wèn)題:(1) 單個(gè)FPGA 驗(yàn)證中存在的問(wèn)題。(2) 分割多塊FPGA 所帶來(lái)的問(wèn)題。(3) 出現(xiàn)的未曾估計(jì)到的問(wèn)題。對(duì)于第一類問(wèn)題,

9、已經(jīng)可以通過(guò)改進(jìn)設(shè)計(jì)來(lái)很好的解決; 對(duì)于第二類問(wèn)題, 正是目前最需研究的課題, 這包括新的分割方法、綜合算法的提出, 系統(tǒng)資源的分配, 以及針對(duì)新的方法的測(cè)試等; 對(duì)于第三類問(wèn)題就需要靈活的解決。2. 2 多片F(xiàn)PGA 間互連的拓?fù)浣Y(jié)構(gòu)多片F(xiàn)PGA 驗(yàn)證系統(tǒng)除了要考慮內(nèi)部分割綜合這一大問(wèn)題之外, 還要考慮整個(gè)系統(tǒng)的物理連接結(jié)構(gòu)。設(shè)計(jì)多片F(xiàn)PGA 驗(yàn)證系統(tǒng)的一個(gè)重要的步驟是決定多片F(xiàn)PGA 間的互連拓?fù)浣Y(jié)構(gòu)。拓?fù)浣Y(jié)構(gòu)結(jié)系統(tǒng)總體性能有很大的影響。多片F(xiàn)PGA 系統(tǒng)互連結(jié)構(gòu)主要有固定連線的網(wǎng)絡(luò)型(mesh, 見(jiàn)圖1, 2) 和可編程的交叉開(kāi)關(guān)型(crossbar, 見(jiàn)圖3) 這兩種互連結(jié)構(gòu)有一定的缺

10、陷; 如何克服缺陷, 獲得最佳性能是多片F(xiàn)PGA 驗(yàn)證系統(tǒng)中又一大研究課題。圖1 網(wǎng)絡(luò)型(mesh) 結(jié)構(gòu) 圖2 4 向mesh 與8 向mesh 對(duì)比2.3 多片F(xiàn)PGA 的測(cè)試當(dāng)一種新的多片F(xiàn)PGA 驗(yàn)證方法提出以后, 就必須對(duì)其進(jìn)行測(cè)試。測(cè)試可分為兩大步聚進(jìn)行。第一, 在FPGA 不混合任何附加的硬件; 第二, 在FPGA 外圍連接了許多硬件電路進(jìn)行綜合測(cè)試; 最基礎(chǔ)的測(cè)試是第一步測(cè)試。圖3 crossbar 互連結(jié)構(gòu)對(duì)于第一步的多片F(xiàn)PGA 測(cè)試一般可任意選一塊FPGA作為主測(cè)試芯片(MASTER FPGA ) , 剩余的FPGA 作為伺候服務(wù)芯片(SLAVE FPGA )。主測(cè)試FP

11、GA 產(chǎn)生測(cè)試模式來(lái)測(cè)試伺候服務(wù)FPGA , 分析伺候服務(wù)FPGA 的輸出應(yīng)答并全面的控制整個(gè)內(nèi)部測(cè)試機(jī)制; 主測(cè)試FPGA 有測(cè)試模式產(chǎn)生器(TPG)、輸出應(yīng)答分析器(ORA ) 和其它產(chǎn)生控制信號(hào)的邏輯映射在它上面。在任意給定的時(shí)間, 每片F(xiàn)PGA 內(nèi)部的某組CLB 被同時(shí)測(cè)試, 直到所有的FPGA 中的所有CLB 都被測(cè)試完成。而同一時(shí)間測(cè)試的伺候服務(wù)FPGA 數(shù)目和每塊伺候服務(wù)FPGA 可同時(shí)測(cè)試的CLB 數(shù)目是由主測(cè)試FPGA 的可利用的邏輯數(shù)目和IOB p in 腳的數(shù)目決定。圖4以有8 塊FPGA構(gòu)成的多片F(xiàn)PGA驗(yàn)證系統(tǒng)為例。對(duì)于主測(cè)試FPGA , 有兩部分是非常重要的: 測(cè)試

12、模式產(chǎn)生器(TPG) 和輸出應(yīng)答分析器(OPA )。這兩部分分別可以有多種設(shè)計(jì), 不同的設(shè)計(jì)對(duì)應(yīng)不同的測(cè)試方法。如圖1, 此種TPG 由一個(gè)存儲(chǔ)模式的ROM , 一個(gè)4 位的線性反饋轉(zhuǎn)換寄存器和一個(gè)3 位的控制輸入計(jì)數(shù)器組成。輸出應(yīng)答分析器一般的工作原理是先輸出所有伺候服務(wù)FPGA 的第一個(gè)CLB, 并相互之間進(jìn)行比較。理論上比較的結(jié)果應(yīng)該是相同的; 如果出現(xiàn)不同, 就意味著它們中一個(gè)出現(xiàn)了錯(cuò)誤, 繼續(xù)比較第二個(gè)CLB, 來(lái)確定到底是哪個(gè)FPGA 出了差錯(cuò)。此外, 控制部分也很重要, 它掌握著測(cè)試過(guò)程的順序。圖4 8 塊FPGA 測(cè)試方案的結(jié)構(gòu)圖第一步也是最關(guān)鍵的,測(cè)試完成后, 可連入其它硬件電路設(shè)備進(jìn)行綜合測(cè)試。通過(guò)了最后的綜合測(cè)試就說(shuō)明這種新的多片F(xiàn)PGA 的驗(yàn)證方法是可行的。當(dāng)然,