數(shù)字邏輯第四章課后答案

1、盛建倫：數(shù)字邏輯與VHDL邏輯設(shè)計(jì)習(xí)題解答習(xí)題4解答4-1試用與非門設(shè)計(jì)實(shí)現(xiàn)函數(shù)F(A,B,C,D)=m(0,2,5,8,11,13,15)的組合邏輯電路。解：首先用卡諾圖對(duì)函數(shù)進(jìn)行化簡(jiǎn)，然后變換成與非-與非表達(dá)式。AB1001CD00 0100 01010011 100110101011 10&化簡(jiǎn)后的函數(shù)& 4-2試用邏輯門設(shè)計(jì)三變量的奇數(shù)判別電路。若輸入變量中1的個(gè)數(shù)為奇數(shù)時(shí)，輸出為1，否則輸出為0。解：本題的函數(shù)不能化簡(jiǎn)，但可以變換成異或表達(dá)式，使電路實(shí)現(xiàn)最簡(jiǎn)。真值表： 邏輯函數(shù)表達(dá)式：A B CY=1=1ABCY邏輯圖0 0 00 0 10 1 00 1 11 0 01 0 11 1

2、 01 1 1011010014-3用與非門設(shè)計(jì)四變量多數(shù)表決電路。當(dāng)輸入變量A、B、C、D有三個(gè)或三個(gè)以上為1時(shí)輸出為1，輸入為其他狀態(tài)時(shí)輸出為0。解：真值表： 先用卡諾圖化簡(jiǎn)，然后變換成與非-與非表達(dá)式：AB0000CD00 0100 01001011 100100111011 10A B C DY邏輯圖&0 0 0 00 0 0 1 0 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 1 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000100010111邏輯函數(shù)表達(dá)式： 4-4 用

3、門電路設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路，輸入為4位二進(jìn)制代碼，輸出為4位循環(huán)碼。解：首先根據(jù)所給問(wèn)題列出真值表，然后用卡諾圖化簡(jiǎn)邏輯函數(shù)，按照化簡(jiǎn)后的邏輯函數(shù)畫(huà)邏輯圖。真值表： 卡諾圖化簡(jiǎn)：AB0000CD00 0100 01000011 101111111111 10A B C DY1 Y2 Y3 Y4AB0011CD00 0100 01001111 100011001111 10Y1的卡諾圖 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1

4、1 0 1 1 1 1 0 1 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0AB0101CD00 0100 01010111 100101010111 10Y3的卡諾圖AB0011CD00 0100 01110011 101100001111 10Y4的卡諾圖Y2的卡諾圖邏輯圖 化簡(jiǎn)后的邏輯函數(shù)：=1=1=14-5 圖4.48所示是一個(gè)由兩臺(tái)水泵向水池供水的系統(tǒng)。水池中安置了A、B、C三個(gè)水位傳感器。當(dāng)水池

5、水位低于C點(diǎn)時(shí)，兩臺(tái)水泵同時(shí)供水。當(dāng)水池水位低于B點(diǎn)且高于C點(diǎn)時(shí)，由水泵M1單獨(dú)供水。當(dāng)水池水位低于A點(diǎn)且高于B點(diǎn)時(shí)，由水泵M2單獨(dú)供水。當(dāng)水池水位高于A點(diǎn)時(shí)，兩臺(tái)水泵都停止供水。試設(shè)計(jì)一個(gè)水泵控制電路。要求電路盡可能簡(jiǎn)單。圖4.48 習(xí)題4-5的示意圖解：設(shè)水位低于傳感器時(shí)，水位傳感器的輸出為1，水位高于傳感器時(shí)，水位傳感器的輸出為0。A00BC00 010 11111 10A01BC00 010 11011 10首先根據(jù)所給問(wèn)題列出真值表。其中有幾種情況是不可能出現(xiàn)的，用約束項(xiàng)表示。A B CM1 M2M1的卡諾圖M2的卡諾圖0 0 00 0 10 1 00 1 11 0 01 0 11

6、1 01 1 10 0 0 1 1 01 1 如果利用約束項(xiàng)化簡(jiǎn) 如果不利用約束項(xiàng)化簡(jiǎn)邏輯圖=&1&1 (a) 用約束項(xiàng)化簡(jiǎn) (b) 不用約束項(xiàng)化簡(jiǎn)習(xí)題4-5的邏輯圖4-6 試用3線-8線譯碼器74HC138和門電路實(shí)現(xiàn)如下多輸出邏輯函數(shù)并畫(huà)出邏輯圖。解：先將邏輯函數(shù)變換成最小項(xiàng)之和的形式邏輯圖再變換成與74HC138一致的形式1CBAY1&Y2Y3&Y4 令74HC138的A2= A，A1=B，A0= C，4-7 試用3線-8線譯碼器74HC138和邏輯門設(shè)計(jì)一組合電路。該電路輸入X，輸出Y均為3位二進(jìn)制數(shù)。二者之間關(guān)系如下：當(dāng)2X7時(shí)， Y=X2X1001時(shí)，判別電路輸出為1，否則輸出為0

7、。解：從CC14585的一個(gè)端口輸入數(shù)據(jù)D3D2D1D0，另一個(gè)端口輸入1001。CC14585的擴(kuò)展輸入端IAB和IA=B必須接高電平，IAB必須接低電平。FD0D1D2D311001邏輯圖4-19 試根據(jù)表4.24的功能表，用邏輯門設(shè)計(jì)一個(gè)數(shù)據(jù)分配器（Demultiplexer）。A1、A0為地址輸入，D為數(shù)據(jù)輸入，W3、W2、W1、W0為數(shù)據(jù)輸出。數(shù)據(jù)分配器的功能正好與數(shù)據(jù)選擇器相反，是按照所給的地址把一個(gè)輸入數(shù)據(jù)從N個(gè)輸出通路中選擇一個(gè)輸出，如圖4.51所示。表4.24 習(xí)題4-19的功能表A1 A0 DW3 W2 W1 W00 0 00 0 10 1 00 1 11 0 01 0 1

8、1 1 01 1 10 0 0 00 0 0 10 0 0 00 0 1 00 0 0 00 1 0 00 0 0 01 0 0 0DeMUX圖4.51 數(shù)據(jù)分配器解：表4.24的功能表可以簡(jiǎn)化為A1 A0 W3 W2 W1 W00 00 11 01 10 0 0 D0 0 D 00 D 0 0D 0 0 01&1邏輯圖邏輯函數(shù)4-20 試比較圖4.52所示兩個(gè)邏輯電路的功能。 &A0 D0 D1 D2 D3 D4 D5 D6 D7 A1 8選1 數(shù)據(jù)選擇器A2 Y 1圖4.52 習(xí)題4-20的電路解：根據(jù)圖4.52寫(xiě)出邏輯函數(shù)式。 8選1 數(shù)據(jù)選擇器的連接關(guān)系是：D6= D7= D，D1=0

9、，D2= 1，D5= D4= D3= D0= ，A2=A，A1= B，A0= C ，所以，比較FI和F2的，可看出，兩個(gè)電路的邏輯函數(shù)相同，所以邏輯功能也相同。4-21 用VHDL設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路，輸入為4位循環(huán)碼，輸出為4位二進(jìn)制代碼。 解：首先畫(huà)出代碼轉(zhuǎn)換電路的系統(tǒng)框圖，如G3 B3 代碼轉(zhuǎn)換電路 G0 B0根據(jù)所給問(wèn)題列出真值表。G3 G2 G1 G0B3 B2 B1 B00 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11

10、0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 根據(jù)系統(tǒng)框圖寫(xiě)VHDL程序的Entity，用行為描述的方法，根據(jù)真值表寫(xiě)VHDL程序的Architecture。VHDL程序如下：-Gray code to Binary codelibrary ieee;use ieee.std_logic_1164.all;entity gray2binary is port( grayin

11、: in std_logic_vector(3 downto 0); binaryout : out std_logic_vector(3 downto 0);end gray2binary;architecture behave of gray2binary isbegin with grayin select binaryout = 0000 when 0000, 0001 when 0001, 0010 when 0011, 0011 when 0010, 0100 when 0110, 0101 when 0111, 0110 when 0101, 0111 when 0100, 10

12、00 when 1100, 1001 when 1101, 1010 when 1111, 1011 when 1110, 1100 when 1010, 1101 when 1011, 1110 when 1001, 1111 when 1000, end behave;4-22 用VHDL設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換邏輯電路。把4位二進(jìn)制代碼轉(zhuǎn)換成7段字符顯示代碼。能顯示數(shù)字09和字母A，b，C，d，E，F(xiàn)。解：電路的輸入是4位代碼，輸出是7位代碼。用D3D0作為輸入信號(hào)名，用YaYg作為輸出信號(hào)名，分別對(duì)應(yīng)a、b、c、d、e、f、g這7個(gè)段。Ya Yb Yc Yd Ye Yf Yg代碼轉(zhuǎn)換電路 D3

13、 D2 D1 D0 系統(tǒng)框圖列出代碼轉(zhuǎn)換邏輯的真值表。表4.12 代碼轉(zhuǎn)換邏輯電路的真值表D3 D2 D1 D0Ya Yb Yc Yd Ye Yf Yg顯示字符字形0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0

14、 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 1 1 0 0 1 1 1 0 0 1 1 1 1 0 1 1 0 0 1 1 1 1 1 0 0 0 1 1 10123456789AbCdEF根據(jù)系統(tǒng)框圖設(shè)計(jì)VHDL程序的entity，用行為描述的方法，根據(jù)真值表設(shè)計(jì)VHDL程序的architecture。library ieee;use ieee.std_logic_1164.all;entity bcd2seg7 is port( bcdin : in std_logic_vector(3 downto 0); s

15、egout : out std_logic_vector(6 downto 0);end bcd2seg7;architecture behav of bcd2seg7 isbegin with bcdin select segout = 1111110 when 0000, -display0 0110000 when 0001, -display1; 1101101 when 0010, 1111001 when 0011, 0110011 when 0100, -display4; 1011011 when 0101, 1011111 when 0110, 1110000 when 01

16、11, -display7; 1111111 when 1000, 1110011 when 1001, -display9; 1110111 when 1010, -displayA; 0011111 when 1011, -displayb; 1001110 when 1100, -displayC; 0111101 when 1101, -displayd; 1001111 when 1110, -displayE; 1000111 when 1111, -displayF; 0000000 when others;end behave;4-22 (有沒(méi)有簡(jiǎn)單方法呢？)用VHDL設(shè)計(jì)一個(gè)

17、代碼轉(zhuǎn)換邏輯電路。把7位的ASCII碼轉(zhuǎn)換成7段字符顯示代碼。能顯示數(shù)字09，字母A，b，C，d，E，F(xiàn)，H，L，o，P，U，等。解：ASCII碼7段字符顯示代碼字符A6A5A4A3A2A1A0YaYbYcYdYeYfYg字形001100001111110101100010110000201100101101101301100111111001401101000110011501101011011011601101101011111701101111110000801110001111111901110011110011A10000011110111b11000100011111C100001

18、11001110d11001000111101E10001011001111F10001101000111H10010000110111L10011000001110o11011110011101P10100001100111U101010101111104-23 用VHDL設(shè)計(jì)一個(gè)16位全加器。解：4-24 用VHDL設(shè)計(jì)一個(gè)8位數(shù)值比較器。解：4-25 用VHDL設(shè)計(jì)一個(gè)四位超前進(jìn)位加法器。 解：- 4-Bit carry-look-ahead Full Adderlibrary ieee;use ieee.std_logic_1164.all;entity FULL_ADDER1 is

19、port ( A, B : in bit_vector(3 downto 0); Cin : in bit; S : out bit_vector(3 downto 0); Cout : out BIT); end FULL_ADDER1;-architecture FULL_ADDERp of FULL_ADDER1 is signal sA,sB,sS : bit_vector(3 downto 0); signal sCin , sCout : bit ; signal sC : bit_vector(3 downto 0) ; signal sT : bit_vector(3 downto 0) ; signal sG : bit_vector(3 downto 0) ;begin sA = A ; sB = B ; sCin = Cin ; sT(0) = sA(0) xor sB(0) ; -P0 sG(0) = sA(0) and sB(0) ; -G0 sT(1) = sA(1) xor sB(1) ; -P1 sG(1) = sA(1) and sB(1) ; -G1 sT(2) = sA(2) xor sB(2) ; -P2 sG(2) = sA(2) and sB(2) ; -G2 sT(3)