基于CS5321與CS5322的多路數(shù)據(jù)采集系統(tǒng)

1、    基于CS5321與CS5322的多路數(shù)據(jù)采集系統(tǒng)    基于CS5321與CS5322的多路數(shù)據(jù)采集系統(tǒng)    類別：模擬技術                             

2、0;    &nbsp引 言   &nbsp一A/D轉換技術以其高分辨率和大的動態(tài)范圍在數(shù)據(jù)采集系統(tǒng)中得到了廣泛應用：但一A/D轉換器通常采用串行傳輸，因此由它實現(xiàn)的采集系統(tǒng)大多包含串并轉換單元。為了達到系統(tǒng)設計簡化，降低系統(tǒng)成本的目的，探討一種直接用串行傳輸?shù)亩嗤ǖ罃?shù)據(jù)采集系統(tǒng)的方法十分有必要。   &nbsp采用一A/D有三個優(yōu)點：第一是一A/D轉換器的前端無需設置大陡度的抗混疊模擬濾波器，也無需設置采樣保持電路；其次，由于一A/D可直接對大動態(tài)范圍的模擬信號進行高精

3、度的轉換，無需加上程控放大器；最后，由于一A/D一般都采用串行方式進行數(shù)據(jù)傳輸，如果系統(tǒng)設計得當?shù)脑?，接口電路將會非常簡潔?#160;  &nbspCS5321和CS5322分別是一調制器和可編程多級FIR線性相位數(shù)字抽取濾波器。二者結合，可得到24位高精度A/D轉換器   &nbsp系統(tǒng)，它們的接口電路如圖1所示。CS5321的工作頻帶為O1500 Hz，可輸出兩種不同速率的過抽樣1位一位流。CS5322是為CS5321設計的專用數(shù)字抽取濾波器，它是一個抽樣率可變的3級抽取數(shù)字濾波器，通過對它的DECC、DECB、DECA三

4、個控制位編程可以得到4 kHz、2 kHz、1 kHz、500 Hz、250 Hz、125 Hz、62.5 Hz 七種不同的輸出抽取率，輸出的字長為24位，并且在串行口讀工作方式下以位流的形式從CS5322的SOD引腳輸出。    &nbsp根據(jù)CS5321和CS5322的這些特點，在選擇系統(tǒng)的中央處理及控制單元的時候，最好選擇字長為32位的帶有串行口的DSP或其他的微處理器。         &nbsp1 系統(tǒng)的總體接口   &nbsp基于

5、以上介紹及整個系統(tǒng)采用串行傳輸?shù)目紤]，采集系統(tǒng)的總體接口框圖如圖2所示。        &nbsp由圖1可見，多通道模擬信號先經(jīng)過前置放大器送到各自的一A/D轉換器，得到的多通道數(shù)字信號在多路控制電路的作用下，通過串行口傳輸?shù)街醒胩幚砜刂茊卧?，?jīng)過適當?shù)奶幚砗罂梢运腿氪鎯ζ髦写鎯?。整個系統(tǒng)設計的關鍵在于多通道的串行口接口設計，下面予以介紹。   &nbsp2 多通道串行接口的設計原理與實現(xiàn)   &nbsp由前面介紹可知，CS5322輸出為24

6、位串行比特流，只需要加入少量的多路控制邏輯，就能夠實現(xiàn)多通道的A/D轉換器與DSP的直接連接，幾乎不需要加入其他的任何接口邏輯電路。下面從分析一A/D轉換器的工作時序開始，詳細介紹該采集系統(tǒng)的原理及具體實現(xiàn)。   &nbsp2.1 一A/D轉換器的串口讀操作時序   &nbsp由CS5321/CS5322組成的一A/D轉換器的串行口讀操作時序如圖3所示。        &nbsp當CS5321/CS5322的輸入時鐘(CLKIN)為1 MHz

7、時，調制器(CS5321)輸出速率為256 Kb/s的串行抽樣比特流。通過對CS5322的抽取率控制位(DECC、DECB、DECA)的不同賦值，可以產生7種不同的輸出字率(即采樣頻率)，字長為24位。CS5322的初始化可以通過軟件編程，也可以通過硬件直接置位完成。具體采用哪種方法，可以根據(jù)系統(tǒng)的需要來選擇。   &nbspCS5322 的 DRDY為數(shù)據(jù)準備好信號引腳。當DRDY為高電平時，表示CS5321/CS5322組成的一A/D轉換器已經(jīng)進行完一次轉換，并已由CS5322將數(shù)據(jù)在其輸出緩沖器中準備好，數(shù)據(jù)可以從串行口輸出。CS5322中讀操作控制

8、插針有CS、R/W、SCLK、SOD。當CS=O且R/W=1時，串行口處于讀操作有效。RSEL引腳用來選擇串口輸出的是數(shù)據(jù)緩沖器，還是狀態(tài)緩沖器的數(shù)據(jù)，SOD為串行數(shù)據(jù)輸出插針。當讀狀態(tài)被選擇后，不管SCLK是高電平還是低電平，第一位輸出數(shù)據(jù)都會在SOD插針出現(xiàn)，并且在SCLK的下降沿終止。第一個SCLK下降沿后，每一個SCLK的上升沿從SOD引腳輸出一位數(shù)據(jù)。輸出的位流順序為高位(MSB)在前低位(LSB)在后。   &nbsp22 多通道串行接口的原理   &nbsp通過以上對CS5322的串行讀操作時序的分析，可

9、以得到利用CS5321/CS5322實現(xiàn)的多通道數(shù)據(jù)采集系統(tǒng)的傳統(tǒng)方案。以M通道為例，系統(tǒng)的框圖如圖4所示。        &nbsp在由CS5321/CS5322組成的一A/D轉換器的多通道采集系統(tǒng)中，傳統(tǒng)方案如圖4所示。通過控制器輪流接通各道的DRDY信號，在DRDY為高電平時各道輪流從SOD引腳將數(shù)據(jù)輸出到控制器。由CS5321/CS5322所組成的一A/D轉換器的采樣率，由DECC、DECB、DECA三位設定，可以為625 Hz4 kHz等7種。對應每一種采樣率，所要求的移位時鐘(SCLK)的最低頻率fmin

10、=fs×24(fs為采樣率)。在典型用法中，只需要根據(jù)采樣率要求設計一個時鐘源，使它的頻率略高于，fmin即可。時序示意如圖5所示。   &nbsp2.3 對傳統(tǒng)方案的改進   &nbsp按照上述方案，雖然可以完成多通道數(shù)據(jù)采集系統(tǒng)的設計，但是用這種方案設計的多通道數(shù)據(jù)采集系統(tǒng)完成一次多道數(shù)據(jù)采集傳送的周期(T=m×24/fs)很長，特別是圖5 傳統(tǒng)方案的多通道數(shù)據(jù)采集時序示意圖隨著m的增大，即通道數(shù)的增加，T將成倍增加。   &nbsp通過對CS5321/CS

11、5322的進一步研究發(fā)現(xiàn)，CS5322對SCLK要求的最小周期可以為100 ns，遠遠高于傳統(tǒng)的設計方法所采用的移位時鐘頻率。因此，可以通過加快串行移位時鐘(SCLK)來加快讀出數(shù)據(jù)的速率，從而實現(xiàn)在一個采樣周期內讀出多道的數(shù)據(jù)。假設SCLK的頻率為fb，則每道的24位的數(shù)據(jù)需要的移位時間為tm=24/fb，又采樣周期為Ts=1/fs(fs可以為62.5 Hz、125 Hz、   &nbsp250 Hz、500 Hz，1 kHz、2 kHz、4 kHz)，fb的最大值可以達到10 MHz，只要適當提高fb就可以使tmTs，這樣在一個采樣周期里最多可以完成T

12、s/tm道數(shù)據(jù)傳送，大大地提高了多通道數(shù)據(jù)采集傳送的速度。例如，當fs=1 kHz，fb=1 MHz，則由以上分析可知，理論上一個采樣周期里最多可以傳送42個通道的串行數(shù)據(jù)?？紤]到器件延時等多種因素，實際應用中應比此理論值小。   &nbsp改進后的連線框圖，是在圖4的基礎上去掉虛線部分，直接將第一通道的DRDY與FSR相連即可。改進方圖6 改進方案的多道數(shù)據(jù)采集時序示意圖改進后的多路一A/D轉換器同時進行卷積運算和數(shù)據(jù)轉換，并幾乎同時產生DRDY信號，但只有第一道的DRDY信號接到控制器的幀同步引腳(FSR)，來觸發(fā)處理器的串口接收1幀數(shù)據(jù)。各通道的片選

13、CSl、CS2CSm由控制器在一個采樣周期里依次選中，各通道的SOD引腳都直接連接到控制器的DR引腳，整個系統(tǒng)的移位時鐘可以由外部時鐘源提供，也可以由控制器產生。        &nbsp整個系統(tǒng)的數(shù)據(jù)采集過程如下：初始化，啟動A/D。將A/D轉換器的R/W置高電平，并設置采樣率。當DRDY變?yōu)楦唠娖?，同時使CSl有效，開始第一道數(shù)據(jù)采集；當24位數(shù)據(jù)全部接收完畢，第一道完成，使CS2有效，開始第二道采集，依次完成M道數(shù)據(jù)采集。將數(shù)據(jù)存儲并處理。   &nbsp結 語