數(shù)字集成電路_課件6課件

1、第六章第六章 高速高速CMOS邏輯設(shè)計邏輯設(shè)計n6.1 緒論n6.2 轉(zhuǎn)變時間分析n6.3 負(fù)載電容的詳細(xì)計算n6.4 斜波輸入情況下改善延遲計算n6.5 針對最佳路徑延遲確定門的尺寸n6.6 用邏輯強度優(yōu)化路徑6.1 緒論傳播延遲的各種定義上升和下降時間的定義6.2 轉(zhuǎn)變時間分析LHDDLPLHI)2/V(CtHLDDLPHLI)2/V(Ct2tttPHLPLHP6.2 轉(zhuǎn)變時間分析方塊/k 5 .12Reqn方塊/k 30ReqpNNeqnNWLRRPPeqpPWLRRLPPLHC69R. 0tLNPHLC69R. 0t未考慮速度飽和效應(yīng)時的CMOS門尺寸速度飽和的堆疊器件考慮速度飽和時的

2、與非門和或非門的晶體管尺寸6.3 負(fù)載電容的詳細(xì)計算Cload=Cfanout+Cself+Cwire門扇出電容Cfanout=CGCG=CGp+2COL+CGn+2COL CG=CoxLWp+2ColWp+CoxLWn+2ColWn =(CoxL+2Col)(Wn+Wp)CGpCGn門扇出電容對于0.13m工藝， CoxL=1.610-6F/cm20.1m=1.6fF/m Col=0.25fF/m定義Cg為： Cg=CoxL+2Col=1.6fF/m+20.25fF/m =2fF/m即薄氧化層和交疊電容引起的全部電容總和大約為2fF/m門扇出電容n對于一個反相器：n對于N個不同的反相器：n對

3、于與非門、或非門，及其它復(fù)雜門：)W(WmfF/WmfF/WmfF/WCCpnpngG222)WWWW(mfF/CpnpnG 第二個反相器第一個反相器22112)WWWW(mfF/CpnpnG 第二個門第一個門22112自身電容計算使用米勒效應(yīng)處理交疊電容自身電容Cself=CDBn+CDBp+2COL+2COL =CjnWn+CjpWp+2Col(Wn+Wp) =Ceff(Wn+Wp)n對于0.13m工藝，平均結(jié)電容大約為0.5fF/m，交疊電容大約為0.25fF/m，因此單位寬度有效電容Ceff為： Ceff=Cj+2Col0.5fF/m+20.25fF/m 1fF/m或非門的自身電容三輸

4、入與非門的電容計算n例：對于圖中的三輸入與非門，確定在階躍輸入時最壞情況下的輸入和輸出處的電容構(gòu)成。用參數(shù)項W，Cg和Ceff表示結(jié)果。仔細(xì)考慮共用的源/漏區(qū)。傳播延遲依賴于A、B和C的到達(dá)時間連線電容n負(fù)載電容的第三部分是連線電容或稱互連電容： Cwire=CintLW=0.2fF/m(連線長度)反相器的電容計算n例：一個CMOS反相器上拉器件的尺寸為8: 2，下拉器件的尺寸為4: 2。它驅(qū)動4個同樣的反相器。使用0.18m工藝參數(shù)計算負(fù)載電容，假設(shè)連線電容可以忽略。6.4 斜波輸入情況下改善延遲計算PMOSNMOSoutLoutiidtdVCi作為Vout和Vin函數(shù)的反相器輸出電流簡化的

5、反相器輸出電流與Vout和Vin的函數(shù)關(guān)系階躍輸入和斜波輸入的延遲計算max2i/VCtDDLPHL,step階躍輸入和斜波輸入的延遲計算max24i/VCttDDLrPHL,ramp階躍輸入和斜波輸入的延遲計算如果 ，那么：PHL,steprPHL,rampttt4PLH,steprtt2PHL,stepPHL,stepPHL,stepPHL,stepPHL,rampttttt242斜波輸入的反相器鏈延遲epPHL/PLH,stmpPHL/PLH,rampPHL/PLH,ratttepPHL/PLH,stPHL/PLH,inmpPHL/PLH,rattt2iiiCRdelay_Total斜波

6、輸入的反相器的延遲n例：(a)一個CMOS反相器的上拉器件尺寸為8: 2，下拉器件的尺寸是4: 2。它驅(qū)動4個同樣的反相器。使用0.18m工藝參數(shù)計算這個反相器的延遲。假設(shè)是斜波輸入并忽略連線電容。 (b)假設(shè)為斜波輸入，計算4個反相器構(gòu)成的反相器鏈的延遲?？紤]不同的上升和下降延遲的影響。斜波輸入的反相器的延遲n例：調(diào)整反相器尺寸可以使上升/下降延遲相等或者使傳播延遲達(dá)到最小?？紤]下圖所示的4個反相器構(gòu)成的鏈。假設(shè)所有的NMOS管尺寸為4，采用0.18m工藝參數(shù)，假設(shè)是斜波輸入并忽略連線電容。按照如下的要求確定PMOS器件的尺寸： （a）使上升/下降延遲相等。 （b）使通過反相器鏈的延遲最小。

7、 在這兩種情況下通過這樣4個反相器的延遲是多少？6.5 針對最佳路徑延遲確定門的尺寸確定反相器的尺寸，使之驅(qū)動一個大的電容負(fù)載最優(yōu)化路徑延遲的問題路徑延遲=RiCi反相器鏈延遲最優(yōu)化n一個反相器的輸入電容： Cin=Cg(Wn+Wp)=Cg(Wn+2Wn)=Cg(3Wn)nNMOS器件的有效輸出電阻：n反映反相器固有特性的時間常數(shù)：nneqneffWLRRngeqnngnneqnineffinvLCR)W(CWLRCR33驅(qū)動一個負(fù)載的反相器的延遲)C(tselffanoutdelayCReff)C()CCC(CinvinfanoutinvinselfinfanoutinCCReffinsel

8、finvCCinfanoutCCf 扇出比一個反相器的延遲n例：計算在0.13m工藝下，一個反相器的inv和inv 。5ps. 7m)0.1(m)(2fF/)5k.12(33ngeqninvLCR5 . 0m2fF/m1fF/CC)WW(C)WW(CCCgeffpngpneffinselfinv反相器鏈尺寸的最優(yōu)化)CC(invj1jN1jinv總延遲)WW()WCWC(invj1jN1jinvinvjg1jgN1jinv總延遲反相器鏈尺寸的最優(yōu)化n依賴于反相器j尺寸的相鄰的兩個延遲項:n為獲得這兩級的最佳延遲，取Dj對Wj的偏導(dǎo)數(shù)：)WW()WW(Dinvjjinvinvj-jinvj110

9、1211jjinvj-invjjWWWWD11jjjWWW非門的串聯(lián)鏈loadinNCCf f)/C(CNinloadlnln)CC(invjjinv1門延遲)(f f)/C(C)CC(Ninvinvinloadinvjjinvlnln總延遲11jjCCf不同值的延遲與扇出因子f的關(guān)系圖延遲最優(yōu)化時的反相器尺寸確定反相器鏈的最佳尺寸n例：計算一個三級反相器鏈的最佳反相器扇出比率f，設(shè)Cload=200fF，Cin=1fF。采用最佳階數(shù)值重新計算f的值。然后，計算這兩種情況下通過該反相器的延遲，假設(shè)inv=7.5ps，=0.5。與非門的串聯(lián)鏈)CC(nandj1jjnand總延遲邏輯路徑中串聯(lián)的

10、混合門)CC()CC()CC(nor2j3jnorinv1j2jinvnandj1jnand總延遲延遲最優(yōu)化：)CC()CC()CC(2j3jnor1j2jinvj1jnand計算關(guān)鍵路徑上最優(yōu)化的門尺寸n例：找出下面電路中指定路徑上的器件尺寸，以使延遲最優(yōu)化。器件比例由下圖中晶體管的比例決定。6.6 用邏輯強度優(yōu)化路徑n邏輯強度（LE）： 邏輯門本征時間常量與反相器本征時間常量的比值n反相器的邏輯強度：n與非門的邏輯強度：n或非門的邏輯強度：1/invinvinvnand/invnor/6.6 用邏輯強度優(yōu)化路徑n重寫邏輯路徑中串聯(lián)的混合門的總延遲：)CC()CC()CC(nor2j3jin

11、vnorinv1j2jinvinvnandj1jinvnandinv總延遲)PFOLE()PFOLE()PFOLE(Dnor3norinv2invnand1nand)PFO(LEDgatej1jjinvgateLEPC/CFO/LE，其中，6.6 用邏輯強度優(yōu)化路徑1LEinvinvinv34LEinvnandnand35LEinvnornor6.6 用邏輯強度優(yōu)化路徑n另一種計算LE的方法：n設(shè)置反相器的延遲和邏輯門的延遲相等，然后取輸入電容比n設(shè)置相同的輸入電容值，然后取延遲比inloadeffloadineffloadCCRCCRCinvinloadeffgateinloadeff)CC

12、(R)CC(RLE 延遲相等時各個門的邏輯強度的計算輸入電容相等時各個門的邏輯強度的計算一些簡單門的邏輯強度值門的類型1輸入2輸入3輸入4輸入反相器1與非門4/35/36/3或非門5/37/39/3邏輯強度LE是以輸出驅(qū)動和輸入負(fù)載特性的形式來評估門的寄生參數(shù)項P21mfF/ 2m/fF 11CCLE3WC3WCLECCLELEPgeffgeffinselfinvinvinv146mfF/ 2m/fF 1344WC6WCLECCLELEPgeffinselfnandnandnand2359mfF/ 2m/fF 1355WC9WCLECCLELEPgeffinselfnornornor一些簡單門

13、的寄生參數(shù)項門的類型1輸入2輸入3輸入4輸入反相器1/2與非門13/22或非門3/29/43用邏輯強度進(jìn)行路徑優(yōu)化n例：用邏輯強度技術(shù)計算下面電路中指定路徑上的最佳延遲，確定器件尺寸。 inv=7.5ps。邏輯強度的實際解釋偏斜反相器的LEn例：求下圖中反相器的LE。用邏輯強度優(yōu)化路徑n例：對于給定的邏輯電路，確定最佳的級強度。使用原理圖中的歸一化輸入和輸出電容，計算歸一化的延遲和門的尺寸。設(shè)計一個8輸入的與門n例：設(shè)計一個8輸入的與門，要驅(qū)動200fF的負(fù)載而輸入電容限制在20fF。以下兩種結(jié)構(gòu)中哪種速度快？分支強度n包括分支的總路徑強度： LE是邏輯強度，BE是分支強度，F(xiàn)O是扇出比inl

14、oadCC)BELE()FOBELE(總路徑強度分支強度n例：選擇門的尺寸，使通過圖中所示路徑的延遲最小。Cin=1fF。旁路負(fù)載n例：計算下面邏輯門電路w，x和y的尺寸，以使延遲最小。假設(shè)A=8，B=64。其中，A應(yīng)該視為旁路負(fù)載。6.4作業(yè)6.6 444332214111 1 1 1 1200120012005.891 1200203.895.891 203.8934.645.891 34.645.895.891 5.8915.894 5.890.525.5NOUTNPELEFOSEPELECCSELECCSELECCSELECCSEDLEFOPSEPloglogloglogloglog1

15、2005.11loglog4NNNSEPESEPESEPENSEPEPENSE555443322151112004.121 1200290.634.121 290.6370.394.121 70.3917.054.121 17.054.124.121 4.1214.124 4.120.518.5NOUTNSEPELECCSELECCSELECCSELECCSELECCSEDLEFOPSEP6.953LE 53LE 82,33RFLELE4,23RFLELE6.10813RLEstgate523FLEndgate6.11 4453434332214114511 100022223322226.8

16、71 1000145.656.87145.6535.366.8735.366.876.871 6.8716.874 6.870.5 1 1.50.5NOUTNNNPELEFOSEPELECCSELECCSELECCSELECCSEDSEPSEP 316.12 4634534343322115464 1000177783331777811.551000 1173.2111.55173.21 12511.5525411.5511.551 11.55 1111.55NOUTNNPELEFOBESEPELECBECSELECBECSELECBECSELECBECSEDSEP414 11.550.5 1 1.5251.2NSEP 6.13 5635735445712 (2)(4) 800066730333366370314.68000 11095.814.61095 1175.114.64512 (4 175.1 500)5335335335NOUTNPELEFOBESEPELECBECSELECBECSEPELEFOBESEPE 35343322151117.471200 1114.317.54114.32317.517.51 17.5 1117.53(17.5