Quartus_II的安裝和使用說明 (1)

1、Quartus II的安裝使用說明一、 QuartusII安裝說明:1. 光盤路徑:quartusiiquartusdisk1中用鼠標(biāo)左鍵雙擊setup.exe文件。啟動(dòng)界面如圖1.1所示：1. 圖1.1 QuartusII安裝界面2. 點(diǎn)擊Next后，彈出說明對(duì)話框，如圖1.2所示：2. 圖1.2 說明對(duì)話框3. 繼續(xù)點(diǎn)擊Next按鈕后，彈出如圖1.3所示的對(duì)話框，在上面空白處輸入用戶名，下面的輸入公司的名字，這個(gè)可以任意填寫。寫好后Next按鈕編程可選狀態(tài)。（我的安裝軟件用戶名默認(rèn)為微軟用戶，公司的名字默認(rèn)為微軟中國(guó)）3. 圖1.3 用戶信息輸入對(duì)話框4. 按下Next按鈕后，進(jìn)入安裝路徑

2、選擇界面，如圖1.4所示。（建議安裝在默認(rèn)的路徑）5. 圖1.4 安裝路徑選擇對(duì)話框選擇好安裝路徑之后，點(diǎn)擊Next按鈕之后會(huì)看見相關(guān)的安裝信息，一直點(diǎn)擊Next按鈕知道進(jìn)入安裝過程。安裝之后會(huì)彈出一個(gè)結(jié)束對(duì)話框，點(diǎn)擊finish按鈕，完成安裝。二、 Quartus II軟件的授權(quán)1. 授權(quán)過程是將光盤路徑:quartusii7Altera-Quartus_V7_Win_Crack中的license.dat文件復(fù)制到安裝目錄下。2. 還有在這個(gè)路徑下的sys_cpt.dll文件復(fù)制到安裝目錄下的bin的文件夾里。3. 在開始菜單欄，選擇運(yùn)行，輸入cmd，按回車彈出如下圖的對(duì)話框所示4. 輸入i

3、pconfig/all，彈出如下圖的對(duì)話框所示5. 用紅色圈起來的是你自己電腦的網(wǎng)卡號(hào)。6. 以記事本方式打開license，替換你的網(wǎng)卡號(hào)進(jìn)去。7. 打開QuartusII，導(dǎo)入license.dat菜單下tools/license.setup。三、 QuartusII軟件的使用說明 主界面由3個(gè)子窗口組成，分別是設(shè)計(jì)輸入編輯窗口（完成設(shè)計(jì)描述源文件的編輯）、消息窗口（編譯/仿真過程的消息說明）和工程瀏覽窗口（快速瀏覽工程的各描述文件）。圖1.6 Quartus II的系統(tǒng)主界面1. 設(shè)計(jì)輸入Quartus II支持多種設(shè)計(jì)輸入方法，即允許用戶使用多種方法描述設(shè)計(jì)，常用的設(shè)計(jì)輸入方式有：原理

4、圖輸入，文本輸入和第三方EDA工具輸入 。(1) 創(chuàng)建新工程 Quartus II有工程的概念，所謂工程就是當(dāng)前設(shè)計(jì)的描述、設(shè)置、數(shù)據(jù)以及輸出的集合，Quartus II會(huì)將這些存儲(chǔ)在不同類型的文件中并置于同一個(gè)文件夾下。所以在設(shè)計(jì)之前，必須創(chuàng)建工程，具體步驟如下：i. 打開Quartus II軟件，在主界面中執(zhí)行FileNew Project Wizard命令，在彈出的對(duì)話框中指定設(shè)計(jì)工程的文件存放目錄、工程名以及最頂層的設(shè)計(jì)實(shí)體名。l 最上面的輸入框：在此輸入框輸入指定工程文件存放的目錄。l 中間的輸入框：在此對(duì)話框中輸入新建工程的名字。l 最下面的輸入框：在此輸入框中輸入該設(shè)計(jì)工程最頂層

5、的設(shè)計(jì)實(shí)體名。說明：一般輸入工程名和設(shè)計(jì)頂層的實(shí)體名默認(rèn)是相同。ii. 單擊【Next】按鈕，彈出如圖2.2所示的對(duì)話框。許多設(shè)計(jì)工程除了最頂層的設(shè)計(jì)文件之外，還會(huì)包含一些額外的電路模塊描述文件或者定制的功能庫。設(shè)計(jì)者可以通過如圖2.2所示的對(duì)話框?qū)⑦@些文件或者功能庫添加到設(shè)計(jì)工程中。為了方便工程設(shè)計(jì)文件管理，建議將所有的設(shè)計(jì)文件集中到工程目錄中。iii. 單擊【Next】按鈕，彈出如圖2.3所示的對(duì)話框。系統(tǒng)會(huì)要求設(shè)計(jì)者指定工程所使用的芯片系列,可以選擇自動(dòng)選擇芯片型號(hào)或者設(shè)計(jì)者指定.建議選擇“Specific device selected in Available deviceslist

6、”選項(xiàng)，這樣可以手動(dòng)設(shè)置芯片參數(shù)，這個(gè)一般是硬件設(shè)計(jì)好之后，若對(duì)參數(shù)不熟悉一定要先參考Quartus II的幫助文件，弄清封裝，管腳類型和芯片速度這3個(gè)設(shè)置項(xiàng)中的每個(gè)參數(shù)的具體含義。如果選項(xiàng)自動(dòng)選擇芯片，對(duì)于絕大多數(shù)的應(yīng)用只采用的默認(rèn)設(shè)置即可，系統(tǒng)會(huì)根據(jù)實(shí)際的情況自動(dòng)進(jìn)行優(yōu)化。iv. 點(diǎn)擊【Next】按鈕進(jìn)入EDA工具設(shè)置頁面，如圖2.4所示，用以第三方的綜合器、仿真器和時(shí)序分析工具。默認(rèn)值為不使用第三方EDA工具，在本工程保持默認(rèn)不變，直接點(diǎn)擊【Next】按鈕繼續(xù)v. 創(chuàng)建新工程向?qū)У淖詈笠徊剑琎uartus II會(huì)給出新建工程的摘要信息，點(diǎn)擊【Finish】按鈕即可完成向?qū)АＴ谕瓿尚陆üこ?/p>

7、后，所有工程設(shè)置可以通過AssignmentsSettings菜單命令或者Ctrl+Shift+E快捷啟動(dòng)設(shè)置對(duì)話框進(jìn)行修改。圖2.1 設(shè)置工程名稱及頂層實(shí)體名稱圖2.2添加設(shè)計(jì)文件圖2.3 選擇目標(biāo)芯片圖2.4 設(shè)置第三方EDA工具圖2.5 新建工程摘要2. 文本輸入法 執(zhí)行菜單FileNew菜單命令打開新建對(duì)話框,如圖2.6所示.選中Device Design Files選項(xiàng)卡中的VHDL File后點(diǎn)擊【OK】按鈕新建一個(gè)空白的VHDL文檔。Quartus II會(huì)自動(dòng)將起命名為Vhdl1.vhd，這時(shí)執(zhí)行FileSave命令或者使用Ctrl+S快捷鍵將其保存，保存對(duì)話框如圖2.7所示 Q

8、uartus II會(huì)自動(dòng)保存位置定位到工程目錄并且默認(rèn)命名為<頂層實(shí)體名>.vh。這里只有一個(gè)實(shí)體，故counter就是頂層。保持默認(rèn)值不變，直接點(diǎn)擊【保存】按鈕保存文件。 新建的VHDL文檔中輸入，分頻器的VHDL菜單如下：8分頻library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity fenpin isport (clkin : in std_logic; clkout : out std_logic );end;arc

9、hitecture devider of fenpin isconstant n: integer:=3;signal counter: integer range 0 to n;signal clk: std_logic;begin process (clkin) begin if rising_edge(clkin) then if counter=n then counter<=0; clk<=not clk; else counter<=counter+1; end if; end if; end process; clkout<=clk; end;librar

10、y ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity fenpin isport(clk:in std_logic; clk_1k:buffer std_logic);end fenpin;architecture behieve of fenpin isbeginprocess(clk)variable cnt1:integer range 0 to 200;variable cnt2:integer range 0 to 125;begin

11、if clk'event and clk='1' thenif cnt1=200 thencnt1:=0;if cnt2=125 thencnt2:=0;clk_1k<=not clk_1k;elsecnt2:=cnt2+1;end if;elsecnt1:=cnt1+1;end if;end if;end process;end behieve;如果對(duì)VHDL語言語法結(jié)構(gòu)不太了解的時(shí)候,可以通過Qusrtus II提供的自動(dòng)完成格式工具的插入模版。用戶可以在Quartus II界面的Text Editor工具欄中找到對(duì)應(yīng)的按鈕，如圖2.8所示。完成VHDL語言輸

12、入之后，執(zhí)行ProcessAnalysis Current File菜單命令，啟動(dòng)Quartus II的語法檢查功能，對(duì)當(dāng)前文件進(jìn)行分析。如果在Message窗口中出現(xiàn)Error，在修改之后再次執(zhí)行分析，直到?jīng)]有錯(cuò)誤提示為止。3. 分配引腳 分配引腳的目的是為了設(shè)計(jì)指定輸入輸出引腳在目標(biāo)芯片上的位置。分配引腳的方法有許多種，這里介紹的Assignment Editor工具是一種比較常用的引腳分配方法。 有些書籍和資料將分配引腳放在了編譯之后進(jìn)行，主要考慮到引腳需要占用片內(nèi)的IO資源，引腳分配的不同會(huì)影響Quartus II的布局布線結(jié)果，也就會(huì)影響到設(shè)計(jì)的時(shí)序仿真。而且Quartus II支持

13、預(yù)先的I/O分配和確定操作（無論頂層的模塊是否完成），這樣可以在整個(gè)設(shè)計(jì)流程中盡早開始印制電路板（PCB）的布線設(shè)計(jì)工作。同樣，設(shè)計(jì)人員可以在任何時(shí)間對(duì)引腳的分配進(jìn)行修改和確認(rèn)，無需再進(jìn)行一次編譯。 在進(jìn)行完設(shè)計(jì)分析以及語法檢查后，可以執(zhí)行AssignmentAssignment Editor，點(diǎn)擊窗口上面的Pin按鈕進(jìn)行引腳分配，左側(cè)的工具欄中的Show All Known Pin Name按鈕可以列出所有已知的引腳名稱，所得界面如圖2.9所示。圖2.9 Assignment Editor對(duì)話框4. 編譯 在標(biāo)準(zhǔn)PLD設(shè)計(jì)流程中，編譯（Compilation）包括綜合（Synthesis）和

14、布局布線（Place&Route）兩個(gè)階段。在綜合階段，綜合器將HDL描述翻譯成基本的邏輯門、存儲(chǔ)器、觸發(fā)器等基本邏輯單元的連接關(guān)系。在這個(gè)過程中，綜合器會(huì)根據(jù)用戶的約束與本身的算法優(yōu)化生成的網(wǎng)表，目的是讓生成的設(shè)計(jì)擁有更快的速度并占用最好的資源。完成綜合后需要根據(jù)目標(biāo)器件進(jìn)行布局布線，利用芯片內(nèi)的可用邏輯資源最終將涉及在物理層次上實(shí)現(xiàn)。 在Quartus II界面執(zhí)行菜單ProcessingStart Compilation或者使用Ctrl+L快捷鍵啟動(dòng)Quartus II的全編譯?？梢栽跔顟B(tài)窗口上看到當(dāng)前編譯的運(yùn)行狀態(tài)，Quartus II將編譯劃分為Analysis&Sy

15、nthesis、Fitter、Assembler和Timing Analyzer4個(gè)階段。其中Analysis&Synthesis就是綜合，F(xiàn)itter為布線布局；后面得Assembler用于生成編譯輸出文件，而Timing Analyzer是時(shí)序分析流程。 在編譯過程中Quartus II會(huì)在消息框中顯示編譯的警告、錯(cuò)誤和消息，并在編譯結(jié)束后給出完成報(bào)告。遇到編譯錯(cuò)誤，Quartus II會(huì)立即終止編譯流程，并給出錯(cuò)誤信息，雙擊錯(cuò)誤名稱，Quartus II會(huì)自動(dòng)在HDL代碼等設(shè)計(jì)源描述中定位出錯(cuò)位置。 在完成編譯之后，通過執(zhí)行ToolsNetlist ViewersRTL View

16、er菜單命令可以觀察到設(shè)計(jì)的RTL視圖如圖2.10所示。在Quartus II中，執(zhí)行Analysis and Elaboration流程后即可以觀察RTL電路圖，所以RTL電路圖是在綜合及布局布線前生成的，并非設(shè)計(jì)的最終電路結(jié)構(gòu)。RTL視圖是設(shè)計(jì)的寄存器傳輸級(jí)展現(xiàn)，作為設(shè)計(jì)輸入最忠實(shí)的體現(xiàn)，RTL視圖的主要作用是幫助設(shè)計(jì)者檢查設(shè)計(jì)輸入中的問題。圖2.10 RLT視圖5. 仿真 對(duì)工程的編譯通過后，必須對(duì)其功能進(jìn)行仿真和時(shí)序性質(zhì)進(jìn)行仿真測(cè)試，以了解設(shè)計(jì)結(jié)果是否滿足愿設(shè)計(jì)要求。再把設(shè)計(jì)配置到器件之前，可以通過仿真對(duì)設(shè)計(jì)進(jìn)行全面的測(cè)試，保證設(shè)計(jì)在各種條件下都能有正確的響應(yīng)。 本例是編譯后進(jìn)行仿真，

17、具體步驟如下：i. 新建波形文件 在Quartus II界面中執(zhí)行FileNew菜單命令，在彈出新建對(duì)話框中選擇Other Files選項(xiàng)卡，選擇Vector Waveform File項(xiàng)目，如圖2.11所示。 點(diǎn)擊【OK】可以看到Quartus II創(chuàng)建的名為Waveform1.vwf的仿真波形文件，使用FileSave As命令將其另存為div，如圖2.12所示。圖2.11 新建仿真波形文件 圖2.12 另存仿真波形文件ii. 添加仿真信號(hào)在進(jìn)行仿真之前必須添加仿真信號(hào)，即仿真中的激勵(lì)及所要觀察的信號(hào)。在Quartus II中添加仿真信號(hào)有多種辦法，這里可以通過執(zhí)行EditInsert N

18、ode or Bus菜單命令打開Insert Node or Bus對(duì)話框，如圖2.13所示。圖2.13 添加仿真信號(hào) 在Name欄中填入設(shè)計(jì)中需要觀察端口型號(hào)，Quartus II會(huì)自動(dòng)給出輸入輸出類型與其他參數(shù)，如果要一次加入很多觀察腳可以通過Node Finder按鈕實(shí)現(xiàn)，選擇點(diǎn)擊【OK】即可將其添加到波形文件中。iii. 設(shè)置仿真激勵(lì) 根據(jù)VHDL描述，本例是一個(gè)1000分頻的程序，仿真需要賦予激勵(lì)信號(hào)，首先需要設(shè)置仿真時(shí)間（End time）和最小變化時(shí)間（Gird Size），在編輯菜單下可以找到相應(yīng)的命令，會(huì)彈出如圖2.14和圖2.15的對(duì)話框。 圖2.14 End time設(shè)置

19、對(duì)話框 圖2.15 Gird Size設(shè)置對(duì)話框通過仿真工具欄可以設(shè)置激勵(lì)信號(hào)的值，仿真工具欄就是左邊的一條狀態(tài)欄。最終設(shè)置完成的激勵(lì)。iv. 啟動(dòng)仿真執(zhí)行Quartus II菜單中的ProcessingStart Simulation命令或者Ctrl+I快捷鍵即可啟動(dòng)仿真。Quartus II會(huì)在狀態(tài)窗口限制仿真運(yùn)行狀態(tài)，并在消息窗口給出的仿真過程中的警告、錯(cuò)誤和信息。完成仿真后彈出對(duì)話框。完成仿真后Quartus II會(huì)自動(dòng)彈出仿真報(bào)告，如果沒有自動(dòng)彈出頁可以執(zhí)行ProcessingSimulation Report手動(dòng)打開。這個(gè)報(bào)告中的波形窗口與剛才輸入仿真激勵(lì)的波形文件窗口時(shí)不同的，本

20、例的仿真報(bào)告。需要注意的是，Quartus II并不允許直接在仿真報(bào)告的波形圖中修改仿真激勵(lì)。6. 配置器件 在完成設(shè)計(jì)輸入以及成功的編譯、仿真設(shè)計(jì)之后，配置器件是Quartus II設(shè)計(jì)流程的最后一步，目的是將設(shè)計(jì)配置到目標(biāo)器件中進(jìn)行硬件驗(yàn)證。在編譯中的Assembler階段Quartus II會(huì)針對(duì)目標(biāo)器件生成配置文件：ROM對(duì)象文件（.pof）和編程器對(duì)象文件（.pdf）。由Quartus II提供Programmer工具使用這些文件對(duì)器件進(jìn)行配置，執(zhí)行ToolsProgrammer菜單命令可以驅(qū)動(dòng)Programmer工具，界面如圖2.16所示。圖2.16 配置工具i. 設(shè)置配置電纜 配

21、置電纜用于連接運(yùn)行Quartus II的PC與目標(biāo)器件，將配置指令與數(shù)據(jù)傳送到FPGA/CPLD。Altera提供的配置電纜主要有以下幾種：l ByteBlaster：Altera較早的配置電纜類型，使用并行口對(duì)器件進(jìn)行配置。l ByteBlaster MV：提供混合電壓支持，其余與ByteBlaster相同。l ByteBlaster II：Altera新型的配置電纜，對(duì)SinalTap II等反饋手段提供了支持，同樣是使用并口對(duì)器件進(jìn)行配置。l MasterBlaster：使用RS232串行口的配置電纜。l USB-Blaster：使用USB接口的配置電纜。l EthermetBlaste

22、r：使用RJ45網(wǎng)絡(luò)接口的配置電纜。 Programmer窗口中必須設(shè)置了配置電纜才能進(jìn)行配置，在圖2.17中看到，左上角的信息框中顯示“No Hardware”即硬件沒有安裝，點(diǎn)擊【Hardware Setup】按鈕設(shè)置下載電纜。圖2.17 設(shè)置配置電纜 在Quartus II彈出的Hardware Setup對(duì)話框中點(diǎn)擊【Add Hardware】按鈕，打開Add Hardware對(duì)話框。Hardware type欄中選擇合適的下載電纜類型，對(duì)于使用串行口得MasterBlaster等配置電纜類型還需要設(shè)置串行口和波特率等信息。本例使用ByteBlaster MV端口自動(dòng)選擇為L(zhǎng)PT1。點(diǎn)

23、擊【OK】按鈕和【Finish】按鈕完成設(shè)置，可以在Programmer窗口的硬件信息框中看到設(shè)置的配置電纜類型。ii. 選擇配置方式 Quartus II的Programmer配置工具會(huì)根據(jù)選擇的器件類型給出器件的配置模式，通過Mode欄的下拉菜單進(jìn)行選擇。本例中的目標(biāo)器件是MAX II系列?？梢赃x擇的配置模式有以下幾種：l JTAG：使用IEEE1149.1標(biāo)準(zhǔn)JTAG端口與時(shí)序?qū)PGA進(jìn)行配置，優(yōu)先級(jí)最高。l In-Socket Programming：Altera編程單元（APU）的專用配置模式。l Passive Serial：PS模式即被動(dòng)串行模式，在這種模式下FPGA處于被動(dòng)方式，只是被動(dòng)的接受配置數(shù)據(jù)，可對(duì)單個(gè)或者多個(gè)器件進(jìn)行編程。l Active Serial Programming：AS模式即主動(dòng)串行模式，F(xiàn)PGA處于主動(dòng)地位。由于FPGA控制配置過程，負(fù)責(zé)輸出控制的同步信號(hào)給出外部配置芯片，接受配置數(shù)據(jù)以完成配置。主要用于對(duì)EPCS1/EPCS4等串行配置器件進(jìn)行編程與測(cè)試。ii