SOPC考試必備資料

1、基于FPGA嵌入 IP硬核的SOPC系統(tǒng)IP硬核直接植入FPGA存在以下不足：IP硬核多來自第三方公司，F(xiàn)PGAT商無法控制費用，從而導(dǎo)致FPGA 器件價格相對偏高。IP硬核預(yù)先植入，使用者無法根據(jù)實際需要改變處理器結(jié)構(gòu)。更不能嵌入硬件加速模塊(如DSP)o無法根據(jù)實際設(shè)計需要在同一FPGA中集成多個處理器。FP GA成 本。無法根據(jù)實際設(shè)計需要裁減處理器硬件資源以降低只能在特定的FPGA中使用硬核嵌入式處理器?；贔PGA嵌入 IP軟核的SOPC系統(tǒng)IP軟核處理器能有效克服上述不足：目前最有代表性的軟核處理器分別是 Altera公司的Nios II核， 以及Xilinx 公司的MicroBl

2、aze 核。特別是 Nios II 核，能很好的 解決上述五方面的問題。Altera 的Nios II核是用戶可隨意配置和構(gòu)建的32位嵌入式處理FS2開發(fā)的基于器IP核，采用Avalon總線結(jié)構(gòu)通信接口；包含由JTAG的片內(nèi)設(shè)備內(nèi)核。在費用方面，由于 Nios II 是由Altera公司直接提供而非第三方 廠商產(chǎn)品，故用戶通常無需支付知識產(chǎn)權(quán)費用，Nios II的使用費用僅僅是其占用的 FPGA邏輯資源的費用?；贖ardCopy技術(shù)的SOPC系統(tǒng)HardC opy就是利用原有的 FPGA開發(fā)工具，將成功實現(xiàn)于FPGA器件上的SO PC系統(tǒng)通過 特定的技術(shù)直接向 ASIC轉(zhuǎn)化，從而克服傳統(tǒng) A

3、SIC設(shè)計中普遍存在的問題。ASIC(SOC)開發(fā)中難于克服的問題包括：開發(fā)周期長、產(chǎn)品上市慢、一次性成功率低、有最 少投片量要求、設(shè)計軟件工具繁多且昂貴、開發(fā)流程復(fù)雜等。利用HardCopy技術(shù)設(shè)計ASIC,開發(fā)軟件費用少，SOC級規(guī)模的設(shè)計周期不超過 20周， 轉(zhuǎn)化的ASIC與用戶設(shè)計習(xí)慣的掩模層只有兩層， 且一次性投片的成功率近乎 100%即所謂 的FPGA向ASIC的無縫轉(zhuǎn)化。用ASIC實現(xiàn)后的系統(tǒng)性能將比原來在HardCopy FPGA上驗證的模型提高近 50%而功耗則降低40%HardCopy技術(shù)是一種全新的 SOC級ASIC設(shè)計解決方案，即將專用的硅片設(shè)計和FPGA至HardCo

4、py自動遷移過程結(jié)合在一起的技術(shù)，首先利用Quartus II將系統(tǒng)模型成功實現(xiàn)于HardCopy FPGA上，然后幫助設(shè)計者把可編程解決方案無縫地遷移到低成本的ASIC上。這樣，HardCopy器件就把大容量 FPGA的靈活性和ASIC的市場優(yōu)勢結(jié)合起來，實現(xiàn)對于有較 大批量要求并對成本敏感的電子產(chǎn)品上，從而避開了直接設(shè)計ASIC的困難。芯片的集成度不斷提高，功能不斷增強，但是費用不斷增加。 制約中小企業(yè)集成電路的發(fā)展。理論研究的發(fā)展速度。片上系統(tǒng)系統(tǒng)級邏輯級器件級集成電路單元庫器件的物理版圖設(shè)計=解決方案：FPGA SOPCIC：是半導(dǎo)體元件產(chǎn)品的統(tǒng)稱，包括：集成電路、三極管、特殊電子元件

5、。ASIC：專用IC。是指為特定的用戶、某種專門或特別的用途而設(shè)計的芯片組。SOC片上系統(tǒng)。隨IC設(shè)計與工藝的提高， 使原先由許多IC組成的電子系統(tǒng)可集成到一個芯 片上，構(gòu)成SOC軟硬件協(xié)同設(shè)計和IP核使用是SoC的兩大特點。System On P rogrammable Chi p, 可編程的片上系統(tǒng)。是 Altera 公司提出來的一種靈活、高 效的SOC解決方案。SOPC各處理器、存儲器、I/O、LVDS CDR等系統(tǒng)設(shè)計需要的功能模塊集成到一個可編程器 件上，構(gòu)成一個可編程的片上系統(tǒng)?，F(xiàn)今SOPC可以認(rèn)為是基于 FPGA解決方案的SOC與ASIC的SOC解決方案相比，SOPC系統(tǒng)及其開發(fā)

6、技術(shù)具有更多的特色，構(gòu)成SOPC勺方案也有多種途徑。IP ( Intellectual Property ) 軟核(Soft IP Core )以HDL文本形式提交給用戶，它已經(jīng)過RTL級設(shè)計優(yōu)化和功能驗證，但其中不含任何具體的物理信息。固核(Firm IP Core )介于軟核和硬核之間，除了完成軟核所有的設(shè)計外，還完成了門級電路 綜合和時序仿真等設(shè)計環(huán)節(jié)。)已有固定的拓?fù)洳季趾途唧w工藝，并已通過工藝驗證,硬核(Hard IP Core基于半導(dǎo)體工藝的物理設(shè)計，具有可保證的性能。Nios II的特點：最大處理性能提高了3倍CPU內(nèi)核面積最大可縮小1/2200DMIPS的性能，在低成本 FPG

7、A中實現(xiàn)成本只有 35美32位RISC嵌入式處理器具有超過分。:主要用于測整數(shù)計算能由于Nios II是軟核形式，其可在多種系統(tǒng)設(shè)置組合中進行選擇，滿足成本和功能要求。 可延長產(chǎn)品生命周期，防止出現(xiàn)處理器逐漸過時的情況。DMI PS:Dhrysto ne Millio n In structio ns executed Per Second每秒百萬條指令，用來計算同一秒內(nèi)力。MIPS: Millio n In structi ons executed Per Second,系統(tǒng)的處理能力，即每秒執(zhí)行了多少百萬條指令D是Dhrystone的縮寫，他表示了在 Dhrystone這樣一種測試方法下的

8、MlPS,Dhrystone是一種整數(shù)運算測試程序?？膳渲们度胧杰浐颂幚砥鞯膬?yōu)勢性能特點和成本構(gòu)建“完美”SOPC Builder 配備的內(nèi)核定制指令降低成本的處理器無限制的DMA通道組1.提供合理的性能可配置性：根據(jù)外設(shè)、存儲器接口、 種處理器內(nèi)核(快速、經(jīng)濟、標(biāo)準(zhǔn)) 合 多CPU內(nèi)核多處理器系統(tǒng)同步復(fù)位計數(shù)4.延長產(chǎn)品的生命周期BCD碼一七段數(shù)碼管顯示譯碼器module decode4_7(decodeout,i ndec); out pu t6:0 decodeout;inp ut3:0 in dec;reg6:0 decodeout;always (i ndec)begincase(i

9、 ndec) /譯碼4'd0:decodeout=7'b1111110;4'd1:decodeout=7'b0110000;4'd2:decodeout=7'b1101101;4'd3:decodeout=7'b1111001;4'd4:decodeout=7'b0110011;4'd5:decodeout=7'b1011011;4'd6:decodeout=7'b1011111;4'd7:decodeout=7'b1110000;4'd8:decodeout

10、=7'b1111111;4'd9:decodeout=7'b1111011; default: decodeout=7'bx;endcase用case語句進行【例9.6】3-8譯碼器module decoder_38(out,i n); out pu t7:0 out;inp ut2:0 in;reg7:0 out; always (i n)begincase(i n)3'd0: out=8'b11111110;3'd1: out=8'b11111101;3'd2: out=8'b11111011;3'd3

11、: out=8'b11110111;3'd4: out=8'b11101111;3'd5: out=8'b11011111;3'd6: out=8'b10111111;3'd7: out=8'b01111111;endcaseenden dmodule【例9.7】8-3優(yōu)先編碼器Moduleenden coder8_3 (none_on,o utcode,a,b.組合2.提升系統(tǒng)的性能3.降低系統(tǒng)成本【例3.1】4位全加器module adder4(cout,sum,i na,i nb,ci n); out pu t3:0

12、 sum;out put cout; inpu t3:0 ina,in b; input cin;assig n cout,sum=in a+i nb+c in; en dmodule【例3.2】4位計數(shù)器 module coun t4(out,reset,clk); out pu t3:0 out; input reset,clk; reg3:0 out; always (po sedge clk) begin if (reset) out<=0; / else out<=out+1; / end en dmodule【例5.13】用casez描述的數(shù)據(jù)選擇器module mux

13、_casez(out,a,b,c,d,select);out put out;input a,b,c,d;inpu t3:0 select;reg out;always (select or a or b or c or d)begin casez(select) 4'b?1: out = a; 4'b?1?: out = b; 4'b?1?: out = c; 4'b1?: out = d;endcaseenden dmodulemoduleen dmoduleoutte mp=4'b0111;outte mp=4'b0110;outtem p

14、=4'b0101;outtem p=4'b0100;outte mp=4'b0011;outtem p=4'b0010;outtem p=4'b0001;outtem p=4'b0000;outte mp=4'b1000;函數(shù)code = 3'd7;code = 3'd6;code = 3'd5;code = 3'd4;code = 3'd3;code = 3'd2;code = 3'd1;code = 3'd0;函數(shù)out put none_on; out pu t2:0

15、outcode; inp ut a,b,c,d,e,f,g,h; reg3:0 outte mp; assig nnone_on,o utcode=outte mp;always (a or b or c or d or e or f or g or h) begin if(h)else if(g) else if(f) else if(e) else if(d) else if(c) else if(b) else if(a) else enden dmodule【例9.8】用函數(shù)定義的8-3優(yōu)先編碼器module code_83(d in, dout);inpu t7:0 din;out

16、put2:0 dout;fun ctio n2:0 code;/定義inpu t7:0 din;/函數(shù)只有輸入端口，輸出為函if (di n7)code = 3'd7;inpu t7:0 din;/函數(shù)只有輸入端口，輸出為函數(shù)名 本身if (di n7)else if (di n6)else if (di n5)else if (di n4)else if (di n3)else if (di n2)else if (di n1)elseassig n dout = code(di n); /調(diào)用en dmodule【例9.9】七段數(shù)碼管譯碼器module decode47(a,b,c

17、,d,e,f,g,D3,D2,D1,D0);out put a,b,c,d,e,f,g;input D3,D2,D1,D0;/ 輸入的 4 位BCD碼reg a,b,c,d,e,f,g;always (D3 or D2 or D1 or D0)begincase(D3,D2,D1,D0)/ 用 case 語句進行譯碼4'd0:a,b,c,d,e,f,g=7'b1111110;4'd1:a,b,c,d,e,f,g=7'b0110000;4'd2:a,b,c,d,e,f,g=7'b1101101; 4'd3:a,b,c,d,e,f,g=7&#

18、39;b1111001; 4'd4:a,b,c,d,e,f,g=7'b0110011; 4'd5:a,b,c,d,e,f,g=7'b1011011; 4'd6:a,b,c,d,e,f,g=7'b1011111;4'd7: a,b,c,d,e,f,g=7'b1110000;4'd8:a,b,c,d,e,f,g=7'b1111111; 4'd9:a,b,c,d,e,f,g=7'b1111011; default: a,b,c,d,e,f,g=7'bx; endcaseenden dmodule【

19、例9.12】用case 語句描述的4 選 1 MUXmux_case(out,i n0,i n1,i n2,i n3,sel);out put out;input in 0,i n1,i n2,i n3;inpu t1:0 sel;reg out;always (i n0 or in1 or in2 or in3 or sel)begincase(sel)2'b00: out=i n0;2'b01: out= in 1;2'b10: out=i n2;default: out=in3;endcase【例9.16】帶同步清的D觸發(fā)器module0、同步置1enden dm

20、odule【例9.15】帶異步清0、異步置1的D觸發(fā)器moduleDFF2(q,q n,d,clk,set,reset); input d,clk,set,reset;out put q,qn;reg q,q n;always (po sedge clk) beginif (reset) begi nq <= 0; qn <= 1;/高電平有效endelse if (set) begi nq <=1; qn <=0;/高電平有效endelse beg inq <= d; qn <=d;end同步清0,同步置1,DFF1(q,q n,d,clk,set,res

21、et);input d,clk,set,reset;out put q,qn;reg q,q n;always (po sedge clk or n egedgeset or n egedge reset)beginif (!reset) begi nq <= 0;/ 異步清0,低電平有效qn <= 1;endelse if (!set) begi nq <= 1;/ 異步置1,低電平有效qn <= 0;endelsebegi nq <= d;qn <=d;endendenden dmodule【例9.21】8位數(shù)據(jù)寄存器 modulereg8(out_da

22、ta,i n_data,clk,clr);out pu t7:0 out_data;inpu t7:0 in _data;input clk,clr;reg7:0 out_data;always (po sedge clk or po sedge clr)beginif(clr) out_data <=0;else out_data <=in _data;enden dmodule【例9.23】可變模加法/減法計數(shù)器moduleup dow n_coun t(d,clk,clear,load,up_down, qd);cnt = d;elk)=8'hOO; /out = d

23、ata;/inpu t7:0 d;input clk,clear,load;input up _dow n;out put7:0 qd;reg7:0 cnt;assig n qd = cnt;always (po sedge clk) beginif (!clear)cnt = 8'h00;/同步清0,低電平有效else if (load)/同步預(yù)置else if (up _dow n) cnt = cnt +1; /加法計數(shù)elsecnt = cnt - 1;/減法計數(shù)enden dmodule【例8.15】用always 過程塊產(chǎn)生 兩個時鐘信號module test2;reg clk1,clk2;parameter CYCLE