集成電路IC設計完整流程詳解及各個階段工具簡介

1、I C 設 計 完 整 流 程 及 工 具IC的設計過程可分為兩個部分，分別為：前端設計（也稱邏輯設計）和后端設計（也 稱物理設計），這兩個部分并沒有統(tǒng)一嚴格的界限，凡涉及到與工藝有關的設計可稱為后 端設計。前端設計的主要流程：1、規(guī)格制定芯片規(guī)格，也就像功能列表一樣，是客戶向芯片設計公司（稱為 Fabless無晶圓設 計公司）提出的設計要求，包括芯片需要達到的具體功能和性能方面的要求。2、詳細設計FablessB據(jù)客戶提出的規(guī)格要求，拿出設計解決方案和具體實現(xiàn)架構，劃分模塊功 能。3、HDL 編碼使用硬件描述語言（VHDL，Verilog HDL，業(yè)界公司一般都是使用后者）將模塊功 能以代碼

2、來描述實現(xiàn)， 也就是將實際的硬件電路功能通過 HDL 語言描述出來， 形成 RTL （寄存器傳輸級）代碼。4、仿真驗證 仿真驗證就是檢驗編碼設計的正確性，檢驗的標準就是第一步制定的規(guī)格?？丛O計 是否精確地滿足了規(guī)格中的所有要求。規(guī)格是設計正確與否的黃金標準，一切違反，不 符合規(guī)格要求的，就需要重新修改設計和編碼。設計和仿真驗證是反復迭代的過程，直 到驗證結果顯示完全符合規(guī)格標準。仿真驗證工具 Mentor 公司的 Modelsim， Synopsys 的VCS，還有Cade nee的NC-Verilog均可以對RTL級的代碼進行設計驗證，該部分個人 一般使用第一個-Modelsim。該部分稱為

3、前仿真，接下來邏輯部分綜合之后再一次進行的 仿真可稱為后仿真。5、邏輯綜合Desig n Compiler仿真驗證通過， 進行邏輯綜合。 邏輯綜合的結果就是把設計實現(xiàn)的 HDL 代碼翻譯成 門級網(wǎng)表netlisto綜合需要設定約束條件，就是你希望綜合出來的電路在面積，時序等目標參數(shù)上達到的標準。邏輯綜合需要基于特定的綜合庫，不同的庫中，門電路基本標準 單元（standard cell）的面積，時序參數(shù)是不一樣的。所以，選用的綜合庫不一樣，綜合 出來的電路在時序， 面積上是有差異的。 一般來說， 綜合完成后需要再次做仿真驗證 （這個也稱為后仿真，之前的稱為前仿真)邏輯綜合工具Synopsys的D

4、esign Compiler，仿真工具選擇上面的三種仿真工具均可。6、STAStatic Timing Analysis (STA),靜態(tài)時序分析，這也屬于驗證范疇，它主要是在時序 上對電路進行驗證，檢查電路是否存在建立時間(setup time)和保持時間(hold time) 的違例(violation)。這個是數(shù)字電路基礎知識，一個寄存器出現(xiàn)這兩個時序違例時，是 沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎的數(shù)字芯片功能肯定會出現(xiàn) 問題。STA 工具有 Synopsys的 Prime Time。7、形式驗證這也是驗證范疇，它是從功能上(STA是時序上)對綜合后的網(wǎng)表進行驗證。常用

5、 的就是等價性檢查方法，以功能驗證后的 HDL 設計為參考，對比綜合后的網(wǎng)表功能，他 們是否在功能上存在等價性。 這樣做是為了保證在邏輯綜合過程中沒有改變原先 HDL 描 述的電路功能。形式驗證工具有 Synopsys的Formality。前端設計的流程暫時寫到這里。 從設計程度上來講，前端設計的結果就是得到了芯片的門級網(wǎng)表電路。Backe nd desig n flow后端設計流程 ：1、DFTDesign ForTes，可測性設計。芯片內部往往都自帶測試電路，DFT的目的就是在設計的時候就考慮將來的測試。 DFT 的常見方法就是，在設計中插入掃描鏈，將非掃描單 元(如寄存器)變?yōu)閽呙鑶卧?/p>

6、關于DFT，有些書上有詳細介紹，對照圖片就好理解一點。DFT 工具 Synopsys 的 DFT Compiler2、布局規(guī)劃 (FloorPlan)布局規(guī)劃就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP 模塊， RAM ， I/O 引腳等等。布局規(guī)劃能直接影響芯片最終的面積。工具為 Synopsys 的 Astro3、CTSClock Tree Synthesis時鐘樹綜合，簡單點說就是時鐘的布線。由于時鐘信號在數(shù)字 芯片的全局指揮作用，它的分布應該是對稱式的連到各個寄存器單元，從而使時鐘從同 一個時鐘源到達各個寄存器時，時鐘延遲差異最小。這也是為什么時鐘信號需要單獨布

7、 線的原因。CTS 工具，Synopsys的 Physical Compiler4、布線 (Place & Route)這里的布線就是普通信號布線了，包括各種標準單元(基本邏輯門電路)之間的走 線。比如我們平常聽到的 0.13um 工藝，或者說 90nm 工藝，實際上就是這里金屬布線可 以達到的最小寬度，從微觀上看就是MOS管的溝道長度。工具Synopsys的Astro5、寄生參數(shù)提取由于導線本身存在的電阻，相鄰導線之間的互感 ,耦合電容在芯片內部會產(chǎn)生信號噪 聲，串擾和反射。這些效應會產(chǎn)生信號完整性問題，導致信號電壓波動和變化，如果嚴 重就會導致信號失真錯誤。提取寄生參數(shù)進行再次的分析驗證，分析信號完整性問題是 非常重要的。工具Synopsys的Star-RCXT6、版圖物理驗證對完成布線的物理版圖進行功能和時序上的驗證， 驗證項目很多， 如 LVS(Layout Vs Schematic)驗證，簡單說，就是版圖與邏輯綜合后的門級電路圖的對比驗證；DRC ( DesignRule Checking)：設計規(guī)則檢查，檢查連線間距，連線寬度等是否滿足工藝要求，ERC(Electrical Rule Check in g)：電氣規(guī)則檢查，檢查短路和開路等電氣規(guī)則違例；等等。工具為Synopsys的Hercules實際的后端流程還包括電路功耗分析，以及隨著制造工藝不 斷進步產(chǎn)生的DFM