基于FPGA和AD1836的I2S接口設(shè)計

1、基于fpga和ad1836的i2s接口設(shè)計 fpga內(nèi)部規(guī)律模塊主要包括分頻模塊和d_a接口模塊，3所示。其中分頻模塊將ad1836的系統(tǒng)時鐘12.288mhz分頻為3.072mhz(即位時鐘bclk);start信號為模塊使能信號，為高時，d_a接口模塊將從datin引腳輸入的24位并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，從datout引腳輸出;當(dāng)左右通道時鐘切換時，輸入的24位并行數(shù)據(jù)也相應(yīng)轉(zhuǎn)變，同時從lrclk引腳輸出48khz的左右通道數(shù)據(jù)切換時鐘，從bclk引腳輸出3.072mhz的位時鐘信號。lrclk和bclk都是在ad1836的系統(tǒng)時鐘(mclk)的基礎(chǔ)上分頻得到的，從而保證了囫圇系統(tǒng)的同步性

2、。 軟件設(shè)計全部軟件的設(shè)計是在 6.0中采納 hdl語言輸入完成的，系統(tǒng)采納10mhz的有源晶振，通過fpga內(nèi)部的鎖相環(huán)舉行二級倍頻從而得到12.288mhz的時鐘信號，然后通過clkin_12_288m引腳送入分頻模塊。主要的程序如下：分頻模塊module freq3_027m(clkin12_288m, clkout3_027m);input clkin12_288m; /時鐘輸入引腳output clkout3_027m; /時鐘輸出引腳reg clkout3_027m; /分頻計數(shù)器integer cunt;always( posedge clkin12_288m) begincun

3、t=cunt+1;if (cunt=2)begin clkout3_027m=1'b1;endelsebegin cunt=0;clkout3_027m=1'b0;endendendmoduled_a接口模塊(1)左右通道切換時鐘和數(shù)據(jù)位時鐘assign lrclkout = lr_f; /左右通道切換時鐘assign bclkout =(bclk_f)?bclkin:1'b1; /數(shù)據(jù)位時鐘(2)時鐘輸出和數(shù)據(jù)的并串轉(zhuǎn)換always( negedge bclkin) beginif(start) begin /使能信號為高cunt=cunt+1;case (cunt)

4、1: begin lr_f=lr_f; /左右通道時鐘bclk_f=1'b1;end /送出位數(shù)據(jù)時鐘2: datout=ddsdatin23;/送出最高位3: datout=ddsdatin22; /送出次高位4: datout=ddsdatin21;5: datout=ddsdatin20;6: datout=ddsdatin19;7: datout=ddsdatin18;8: datout=ddsdatin17;9: datout=ddsdatin16;10: datout=ddsdatin15;11: datout=ddsdatin14;12: datout=ddsdatin1

5、3;13: datout=ddsdatin12;14: datout=ddsdatin11;15: datout=ddsdatin10;16: datout=ddsdatin9;17: datout=ddsdatin8;18: datout=ddsdatin7;19: datout=ddsdatin6;20: datout=ddsdatin5;21: datout=ddsdatin4;22: datout=ddsdatin3;23: datout=ddsdatin2;24: datout=ddsdatin1;25: datout=ddsdatin0; /數(shù)據(jù)已經(jīng)發(fā)送完畢26: datout=0; /剩余的數(shù)據(jù)送027: datout=0;28: datout=0;29: datout=0;30: d