數字電路課程設計報告-同步N進制計數器的設計與仿真.

1、目 錄摘要 1關鍵詞 11 引言 22 同步時序邏輯電路的設計方法 2 2.1 同步時序邏輯電路的概述 2 2.2 同步時序邏輯電路的一般設計方法 33 同步N進制計數器的設計 4 3.1 同步二進制加法計數器的設計 5 3.2 帶進位輸出端的十三進制計數器的設計8 3.2.1 具體電路實現 8 3.2.2 電路自啟動檢查124 仿真的實現 134.1 仿真的原理 134.2 仿真與結果分析 145 結論 156 心得體會15附：參考文獻 16同步N進制計數器的設計與仿真摘 要：本課程設計首先從一般方法入手，介紹了同步時序電路設計的方法過程，然后將此方法應用于同步二進制電路的設計，再在同步二進

2、制計數器的基礎上進行分析給出十三進制電路狀態(tài)方程、卡諾圖，得到帶進位輸出端得十三進制計數器的設計，最后用MUX+plus2對所得電路進行仿真，驗證設計，并對電路延時等性能進行分析。關鍵詞： 同步時序邏輯電路，同步二進制計數器，帶進位輸出端得十三進制計數器，MUX+plus2 Synchronous N into system design and simulation of the counterAbstract: Our course is designed from the general method of first, which introduced the synchronizat

3、ion method of sequential circuits design process, and then the method is used in synchronous binary circuit design, and on the basis of synchronous binary counter analysis given ten ternary circuit state equation, cano figure, to get a carry the output to ten ternary counter design, final with MUX +

4、 plus2 of the circuit, and simulation test design, and the circuit such as delay performance analysis. Keywords: synchronous sequential logic circuit, synchronous binary counters, binary counter thirteen with carry out , MUX+plus21 引言計數器是用來累計時鐘脈沖個數的時序邏輯部件，在數字電路中，我們把記憶輸入CP脈沖個數的操作叫做計數，把能實現計數狀態(tài)的電子電路稱為計

5、數器。計數器也是數字系統(tǒng)中用途最廣泛的基本部件之一，幾乎在各種數字系統(tǒng)中都有計數器。它不僅可以計數，還可以對CP脈沖分頻，以及構成時間分配器或時序發(fā)生器，對數字系統(tǒng)進行定時、程序控制操作。此外，還能用它執(zhí)行數字運算，是數字電路中使用最多的一種時序邏輯電路。計數器不僅能用于對時鐘脈沖計數，還可以用于分頻、定時，產生節(jié)拍脈沖和脈沖序列以及進行數字運算等。計數器的種類很多，從不同的角度出發(fā)，有不同的分類方法：按照計數進位制的不同，可分為二進制計數器、十進制計數器和N進制計數器；按照計數器中的觸發(fā)器是否同時動作分類，可把計數器分為同步計數器和異步計數器；按照計數器中所表示的數字的變化規(guī)律是遞增還是遞減

6、來分，有加法計數器、減法計數器和可逆計數器(遞增計數的稱為加法計數器，遞減計數的稱為減法計數器，既可遞增又可遞減的稱為可逆計數器)。目前市場上所具有的計數器大多是二進制或是十進制計數器，而較少使用十三進制的計數器，除非是在專用的集成電路中，因此設計性能好、速度快的十三進制計數器是有一定市場前景的。目前主要采用兩種設計方法來進行計數器的設計，第一種為采用傳統(tǒng)的硬件電路設計方法來設計硬件，第二種為采用HDL語言來設計系統(tǒng)硬件。電子設計自動化的普及與CPLD/FPGA器件的廣泛應用，使得計數器的設計變得非常容易。其中可編程計數器使用方便，靈活，能滿足工程上的多種應用。計數器是時序電路但也有其特點：第

7、一，計數器一般將觸發(fā)器的輸出直接構成電路的輸出，在分析電路時往往只有狀態(tài)方程而沒有輸出方程。第二，計數器電路直接將時鐘信號作為輸入信號。除了時鐘信號以外，大部分電路沒有其他輸入。盡管計數器有上述特點，對他們的分析方法還是與其他時序電路一樣，只是狀態(tài)圖和狀態(tài)表略有不同。本文中先對同步時序電路的一般方法進行介紹，然后根據一般方法設計帶進位輸出端的十三進制計數器電路，最后用MUX+plus2對電路進行仿真驗證并分析其性能。2 同步時序邏輯電路的設計方法2.1 同步時序邏輯電路的概述與組合邏輯電路不同，時序電路具有記憶功能，并且當時的輸出和信號的歷史有關，所以時序電路中除了包含組合邏輯電路之外，還包含

8、有記憶單元。記憶單元的輸出邏輯組合被稱為時序電路的狀態(tài)。狀態(tài)只有在驅動信號來到之時發(fā)生改變。無論是時鐘驅動還是事件驅動，在兩次驅動間隔期間，系統(tǒng)的狀態(tài)保持不變。圖 1 時序電路的基本框架時序電路又可以細分為摩爾型和米利型：摩爾模型中，時序電路在tk時刻的輸出僅于當時刻的現態(tài)有關，而與當前輸入無關。米利模型中，時序電路在tk時刻的輸出不僅與現態(tài)有關，并且與tk時刻的輸入也有關。圖2 同步時序電路的米利模型 圖3 同步時序電路的摩爾模型本課程設計中所要設計的計數器的工作特點是在時鐘信號操作下自動地依次從一個狀態(tài)轉為下一個狀態(tài)，所以它沒有輸入邏輯變量，只有進位輸出信號。因此是屬于摩爾型的一種簡單時序

9、電路。2.2 同步時序邏輯電路的一般設計方法 分析電路的功能要求或者時序圖，設計描述該電路的有限狀態(tài)機 任何一個同步時序電路，在大多數情況下問題是以自然語言描述的，所以電路設計的第一步也是最為關鍵的一步，就是通過分析自然語言所能表達的功能要求，列出該問題的狀態(tài)轉換表或者狀態(tài)轉換圖。狀態(tài)狀態(tài)轉換表或者狀態(tài)轉換圖實際上可以表達該時序電路的所有信息，這樣描述的時序電路也稱為狀態(tài)機。時序電路通?？梢杂靡粋€通用模型來表示，就是有限狀態(tài)機。所謂有限，是指在該狀態(tài)機中的狀態(tài)數是有限的，包含的信息量也是有限的。有限狀態(tài)機要求可以在有限的狀態(tài)內完成一個時序電路的所有操作。大部分實際時序電路問題可以滿足這一限制，

10、通常涉及時序電路的第一步就是設計一個有限狀態(tài)機的問題。事實上設計有限狀態(tài)機的過程還可以進一步細分為以下幾個步驟：(1)確定采用何種模型（米利模型還是摩爾模型）來實現有限狀態(tài)機；(2)根據問題的描述得到一個初步的狀態(tài)轉換表或者狀態(tài)轉換圖；(3)分析得到的狀態(tài)轉換表或者狀態(tài)轉換圖。對其中的冗余狀態(tài)進行化簡，得到一個最初簡單的狀態(tài)機。 用實際的邏輯電路（觸發(fā)器和其他組合邏輯電路）實現上述有限狀態(tài)機上一步驟屬于抽象的邏輯設計，而這一部分將是具體的實際設計過程。在這一過程中，要用具體的觸發(fā)器和組合電路來完成上一步得到的有限狀態(tài)機。具體來說這一過程也可以分成若干步驟：(1)狀態(tài)編碼，也就是給每一個狀態(tài)賦予

11、一個適當的二進制碼；(2)確定采用何種具體的觸發(fā)器，根據狀態(tài)編碼和觸發(fā)器類型，從有限狀態(tài)機的狀(3)態(tài)轉換關系得到電路的狀態(tài)激勵表；(4)根據狀態(tài)激勵表得到觸發(fā)器的激勵方程，根據狀態(tài)轉換表得到電路的輸出方程，根據電路的具體要求化簡這兩組方程，得到它們最合適的表達式；(5)由上述表達式得到最終的邏輯電路圖。3 同步N進制計數器的設計我們計算機中所用進制是二進制，數字電路設計中也是很容易用0和1來表示兩種不同的狀態(tài)，因此在數字電路設計中也是以二進制為基礎的。本文要設計的帶進位輸出端的十三進制計數器需以同步二進制計數器為基礎。下面首先對同步二進制加法計數器的邏輯電路、驅動方程、狀態(tài)方程、輸出方程等進

12、行分析，然后在其基礎上分析十三進制計數器的設計。3.1 同步二進制加法計數器的設計根據二進制加法運算規(guī)則可知，在一個多位二進制數的末位加1時，若其中第i位（既任何一位）一下各位皆為1時，則第i位應改變狀態(tài)（有0變成1，或者有1變成0）。而最低位的狀態(tài)在每次加1時都要改變狀態(tài)。同步計數器通常由T觸發(fā)器構成，其結構形式有兩種。一種是控制輸入端T的狀態(tài)。當每次CLK信號(也就是計數脈沖)到達時，是該翻轉的那些觸發(fā)器輸入控制端，不該翻轉的 。另一種形式是控制時鐘信號，每次計數脈沖到達時，只能加到該翻轉的那些觸發(fā)器的CLK 輸入端上，而不能加給那些不該翻轉的觸發(fā)器。同時，將所有的觸發(fā)器接成的狀態(tài)。這樣就

13、可以用計數器電路的不同狀態(tài)來記錄輸入的CLK脈沖數目。由此可知，當通過T端的狀態(tài)控制時，第i位觸發(fā)器輸入端的邏輯式應為 （1） 只有最低位例外，按照計數規(guī)則，每次輸入計數脈沖時它都要翻轉，故=1。圖4就是按（1）式結成的四位同步二進制加法計數器。由圖可見，各觸發(fā)器的驅動方程為 （2）將上式代入T觸發(fā)器的特性方程式得到電路的狀態(tài)方程 （3）電路的輸出方程為 b （4） 根據狀態(tài)方程和輸出方程求出電路的狀態(tài)轉換表，如表1所示。利用第16個計數脈沖到達時C端電位的下降可作為向高位計數器電路進位的輸出信號。表1 電路的狀態(tài)轉換表計數脈沖電路狀態(tài)等效十進制數進位輸出CQ3Q2Q1Q00000000100

14、01102001020300113040100405010150601106070111708100080910019010101010011101111012110012013110113014111014015111115116000000 圖 4 同步二進制計數器的時序圖 圖 5 用T觸發(fā)器構成的同步二進制加法計數器上圖4為所示電路的時序圖。由時序圖可以看出，若計數輸入脈沖的頻率為，則Q0、Q1、Q2和Q3端輸出脈沖的頻率將依次為、和。針對計數器的這種分頻功能，也將它稱為分頻器。此外，每輸入16個計數脈沖計數器工作一個循環(huán)，并在輸出端C產生一個進位輸出信號，所以又將這個電路稱為16進制計

15、數器。計數器中能計到的最大數稱為計數器的容量，它等于計數器所有各位全為1時數值。n位二進制計數器的容量等于-1。在實際生產的計數器芯片中，往往還會附加一些控制電路，以增加電路的功能和使用的靈活性。例如增加預置數、保持和異步置零等附加功能。3. 2 帶進位輸出端的十三進制計數器的設計3.2.1 具體電路實現首先進行邏輯抽象，因為計數器的工作特點是在時鐘信號操作下依次從一個狀態(tài)轉為下一個狀態(tài)，所以它沒有輸入邏輯變量，只有進位輸出信號。因此計數器屬于摩爾型的一種簡單時序電路。取進位信號為輸出邏輯變量C，同時規(guī)定有進位輸出時C=1，無進位輸出時C=0。十三進制計數器應該有十三個有效狀態(tài)，若分別用來表示

16、，則按照題意可以畫出，如圖5所示的電路狀態(tài)轉換圖。 圖 6 狀態(tài)轉換圖由于，故應取觸發(fā)器的位數n=4。假如對狀態(tài)分配無特殊要求，可以取自然二進制數的00001100作為的編碼。于是得到了表2中的狀態(tài)編碼。由于電路的次態(tài)Q3* Q2* Q1* Q0*和進位輸出C唯一地取決于電路現態(tài)Q3Q2Q1Q0取值，故可根據表2畫出表示次態(tài)邏輯函數和進位輸出函數的卡諾圖，如表3所示。因為計數器正常工作時不會出現1101，1110和1111的三個狀態(tài)，所以可以將Q3Q2Q1Q0和以及三個最小項作為約束項處理，在卡諾圖中用X表示。表2 電路的狀態(tài)轉換表狀態(tài)變化順序狀態(tài)編碼進位輸出C等效十進制數Q3Q2Q1Q0S0

17、000000S1000101S2001002S3001103S4010004S5010105S6011006S7011107S8100008S9100109S101010010S111011011S121100112S0000000 為了清晰可見圖7中的卡諾圖分解為圖8中的所示的五個卡諾圖，分別表示Q3*， Q2*， Q1* ，Q0*和C這五個邏輯函數。從這些卡諾圖得到電路的狀態(tài)方程方程為 Q3*=Q2*= （5）Q1*=Q0*=輸出方程為 C= （6）Q1Q0Q3Q200011110000001/00010/00100/00011/0010101/00110/01000/00111/0110

18、000/1xxxx/xxxxx/xxxxx/x101001/01010/01100/01011/0 圖 7 Q3* Q2* Q1* Q0*/C的卡諾圖Q1Q0Q3Q200011110000000010010110xxx101111Q1Q0Q3Q20001111000001001110111xxxx1000xx (a) Q3*(b) Q2*(d) Q0*(c) Q1*Q1Q0Q3Q200011110001001011001110xxx101001Q1Q0Q3Q200011110000101010101110xxx100101（c）Q1*（d）Q0*(d) Q0*(c) Q1*(d) Q0*(c)

19、 Q1*Q1Q0Q3Q200011110000000010000111xxx100000 (e) C 圖 8 卡諾圖分解如果選用JK觸發(fā)器組成這個電路，則（5）式的狀態(tài)方程變換成JK觸發(fā)器特性方程的標準形式，即,然后就可以找出驅動方程了。為此，將式（5）改寫成 (7) 在變換的邏輯式時，刪去了約束項。將（7）式中的各邏輯式與JK觸發(fā)器的特性方程對照，則各個觸發(fā)器的驅動方程應為 (8) 根據（6）式和（8）式花的計數器的邏輯圖為 圖 9 十三進制計數器原理圖 3.2.2 電路的自啟動檢查我們在設計電路時,有時會遇到電路不能自啟動問題.當電路不能自啟動時,一般是不能應用于生產實踐中的,而必須對電路

20、進行修改。在本文中我們從電路的狀態(tài)流程圖中可以知道，電路的有效狀態(tài)是0000至1100，無效狀態(tài)時1101，1110和1111，將這三個無效狀態(tài)代入（7）式中計算得到它們的次態(tài)分別為0010，0010和0000，也就是說此電路能夠完成自啟動。下圖為它完整的的狀態(tài)轉換圖 圖 10 完整的狀態(tài)轉換圖 4 仿真的實現 4.1 仿真的原理本文使用了MAX+plus II對設計的電路進行設計仿真。Max+plus是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供應商之一。Max+plus界面友好，使用便捷，被譽為業(yè)界最易用易學的EDA軟件。在Max+plu

21、s上可以完成設計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結構無關的設計環(huán)境，是設計者能方便地進行設計輸入、快速處理和器件編程。它有如下特點: 1、開放的界面 Max+plus支持與Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。 2、與結構無關 Max+plus系統(tǒng)的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可編程邏輯器件，提供了世界上唯一真正與結構無關的

22、可編程邏輯設計環(huán)境。 3、完全集成化 Max+plus的設計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調試、縮短開發(fā)周期。 4、豐富的設計庫 Max+plus提供豐富的庫單元供設計者調用，其中包括74系列的全部器件和多種特殊的邏輯功能（Macro-Function）以及新型的參數化的兆功能（Mage-Function）。 5、模塊化工具 設計人員可以從各種設計輸入、處理和較驗選項中進行選擇從而使設計環(huán)境用戶化。 6、硬件描述語言（HDL） Max+plus軟件支持各種HDL設計輸入選項，包括VHDL、Verilog HDL和Altera自己的硬件描述語言AHDL。 7、O

23、pencore特征 Max+plus軟件具有開放核的特點，允許設計人員添加自己認為有價值的宏函數在本文中我們要用到它的CPLD/FPGA設計N仿真功能。 4.2 仿真與結果分析下面將對帶進位輸出端的十三進制計數器電路進行比較全面的仿真。本設計為帶進位輸出端的十三機制計數器，首先要生成仿真波形文件，在生成仿真波形文件以后，則可以開始進行仿真，此時觀察的便是其時序波形圖，研究電路隨其時鐘信號的到來而出現相應的脈沖；但仿真結果從波形上來看，很難給出定量的信號延遲關系，所以還要進行定時分析。當完全滿足要求后就可以通過編輯器下載到指定的芯片中去，以生成ASIC芯片。(1) 時序波形圖 圖 11 時序波形

24、圖 從時序波形圖中，我們可以了解到電路為上升沿有效。當清零端CLR為低電平時，電路回到0000的初始狀態(tài)。在CLR為高電平且時鐘上升沿到來時，計數器的數值加1，重復一直加到11，此時當下一個時鐘上升沿到來時，計數器的輸出翻轉為1100也就是12，同時進位輸出C變?yōu)?，并維持一個時鐘周期，當再下一個時鐘上升沿來到時，計數器輸出變成0000，進位輸出端也恢復低電平，電路進入到下一個循環(huán)周期中。如此周而復始。 由我們對電路時序波形圖的分析可以驗證之前電路設計的正確性，從功能上來講我們已經完成時帶進位輸出端的十三進制計數器的設計。但是作為時序電路，一個非常重要的方面延時，在時序波形圖中不能得到比較直接

25、的反應，因此下面我們將對本電路進行定量的延時分析。(2) 延時定性分析圖 12 電路延時 由上圖可以知道，當時鐘上升沿到來時，Q0延時2.8ns，Q1延時2.8ns,Q2延時2.8ns,Q3延時2.8ns。C的輸出延時7.4ns。電路越復雜其延時就會越長，分析也會越復雜。過長的延時對于高速的時序電路來說是致命的盡管在設計時沒有既定的規(guī)律但一個設計的大致規(guī)則是：在能實現的電路預定功能的前提下，盡量使用少的元件。 (3) 最后生成芯片圖圖 13 最后芯片5 結論 在本次課程設計中，進行了帶進位輸出端的十三進制計數器的設計然后再使用MUX+plus2軟件進行仿真和時序波形圖的分析驗證了設計的正確性。

26、通過對電路延時的分析，我們可以對時序電路中的延時有一個定量的了解，對于高速數字電路來說這是一個限制電路速度的關鍵問題，減少電路的延時成了一個非常具有實際意義的研究。減少電路延時大體有兩種，一種是通過改進生產設備，可以生產出具有較少延時的門器件，但這是以高昂的價格為代價的。另一個減少模塊延時的方法是靠設計者遵循一定得設計規(guī)則，通過化簡邏輯表達式以及優(yōu)化布線布圖來減少延時，后者正是我們作為數字電路設計者所要重視并在平時認真學習積累經驗的地方。6 心得體會在本次課程設計的過程中，我們通過查找資料、文獻，反復研究了數字邏輯電路基礎及其相關知識，在有了更扎實的專業(yè)基礎后，通過一步步分析與討論，在電腦上進行模擬仿真，最后得到想要的設計，知道了時序電