微電子筆試(筆試和面試題)

1、第一部分：基礎篇（該部分共有試題8題,為必答題，每位應聘者按自己對問題的理解去回答，盡可能多回答你所知道的內(nèi)容。若不清楚就寫不清楚）。1、我們公司的產(chǎn)品是集成電路，請描述一下你對集成電路的認識，列舉一些與集成電路相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。 數(shù)字集成電路是將元器件和連線集成于同一半導體芯片上而制成的數(shù)字邏輯電路或系統(tǒng)。模擬信號，是指幅度隨時間連續(xù)變化的信號。例如，人對著話筒講話，話筒輸出的音頻電信號就是模擬信號，收音機、收錄機、音響設備及電視機中接收、放大的音頻信號、電視信號，也是模擬信號。數(shù)字信

2、號，是指在時間上和幅度上離散取值的信號，例如，電報電碼信號，按一下電鍵，產(chǎn)生一個電信號，而產(chǎn)生的電信號是不連續(xù)的。這種不連續(xù)的電信號，一般叫做電脈沖或脈沖信號，計算機中運行的信號是脈沖信號，但這些脈沖信號均代表著確切的數(shù)字，因而又叫做數(shù)字信號。在電子技術(shù)中，通常又把模擬信號以外的非連續(xù)變化的信號，統(tǒng)稱為數(shù)字信號。FPGA是英文FieldProgrammable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有

3、限的缺點。2、你認為你從事研發(fā)工作有哪些特點？3、基爾霍夫定理的內(nèi)容是什么？ 基爾霍夫電流定律: 流入一個節(jié)點的電流總和等于流出節(jié)點的電流總和?；鶢柣舴螂妷憾? 環(huán)路電壓的總和為零。歐姆定律: 電阻兩端的電壓等于電阻阻值和流過電阻的電流的乘積。4、描述你對集成電路設計流程的認識。5、描述你對集成電路工藝的認識。把電路所需要的晶體管、二極管、電阻器和電容器等元件用一定工藝方式制作在一小塊硅片、玻璃或陶瓷襯底上，再用適當?shù)墓に囘M行互連，然后封裝在一個管殼內(nèi)，使整個電路的體積大大縮小，引出線和焊接點的數(shù)目也大為減少。集成的設想出現(xiàn)在50年代末和60年代初，是采用硅平面技術(shù)和薄膜與厚膜技術(shù)來實現(xiàn)的。

4、 電子集成技術(shù)按工藝方法分為以硅平面工藝為基礎的單片集成電路、以薄膜技術(shù)為基礎的薄膜集成電路和以絲網(wǎng)印刷技術(shù)為基礎的厚膜集成電路。 單片集成電路工藝 利用研磨、拋光、氧化、擴散、光刻、外延生長、蒸發(fā)等一整套平面工藝技術(shù)，在一小塊硅單晶片上同時制造晶體管、二極管、電阻和電容等元件，并且采用一定的隔離技術(shù)使各元件在電性能上互相隔離。然后在硅片表面蒸發(fā)鋁層并用光刻技術(shù)刻蝕成互連圖形，使元件按需要互連成完整電路，制成半導體單片集成電路。隨著單片集成電路從小、中規(guī)模發(fā)展到大規(guī)模、超大規(guī)模集成電路，平面工藝技術(shù)也隨之得到發(fā)展。例如，擴散摻雜改用離子注入摻雜工藝；紫外光常規(guī)光刻發(fā)展到一整套微細加工技術(shù)，如采

5、用電子束曝光制版、等離子刻蝕、反應離子銑等；外延生長又采用超高真空分子束外延技術(shù)；采用化學汽相淀積工藝制造多晶硅、二氧化硅和表面鈍化薄膜；互連細線除采用鋁或金以外，還采用了化學汽相淀積重摻雜多晶硅薄膜和貴金屬硅化物薄膜，以及多層互連結(jié)構(gòu)等工藝。 薄膜集成電路工藝 整個電路的晶體管、二極管、電阻、電容和電感等元件及其間的互連線,全部用厚度在1微米以下的金屬、半導體、金屬氧化物、多種金屬混合相、合金或絕緣介質(zhì)薄膜，并通過真空蒸發(fā)工藝、濺射工藝和電鍍等工藝重疊構(gòu)成。用這種工藝制成的集成電路稱薄膜集成電路。 薄膜集成電路中的晶體管采用薄膜工藝制作, 它的材料結(jié)構(gòu)有兩種形式：薄膜場效應硫化鎘和硒化鎘晶體

6、管，還可采用碲、銦、砷、氧化鎳等材料制作晶體管；薄膜熱電子放大器。薄膜晶體管的可靠性差，無法與硅平面工藝制作的晶體管相比，因而完全由薄膜構(gòu)成的電路尚無普遍的實用價值。 實際應用的薄膜集成電路均采用混合工藝，也就是用薄膜技術(shù)在玻璃、微晶玻璃、鍍釉或拋光氧化鋁陶瓷基片上制備無源元件和電路元件間的互連線，再將集成電路、晶體管、二極管等有源器件的芯片和不便用薄膜工藝制作的功率電阻、大電容值的電容器、電感等元件用熱壓焊接、超聲焊接、梁式引線或凸點倒裝焊接等方式組裝成一塊完整電路。 厚膜集成電路工藝 用絲網(wǎng)印刷工藝將電阻、介質(zhì)和導體涂料淀積在氧化鋁、氧化鈹陶瓷或碳化硅襯底上。淀積過程是使用一細目絲網(wǎng)，制作

7、各種膜的圖案。這種圖案用照相方法制成，凡是不淀積涂料的地方，均用乳膠阻住網(wǎng)孔。氧化鋁基片經(jīng)過清洗后印刷導電涂料，制成內(nèi)連接線、電阻終端焊接區(qū)、芯片粘附區(qū)、電容器的底電極和導體膜。制件經(jīng)干燥后，在750950間的溫度焙燒成形，揮發(fā)掉膠合劑，燒結(jié)導體材料，隨后用印刷和燒成工藝制出電阻、電容、跨接、絕緣體和色封層。有源器件用低共熔焊、再流焊、低熔點凸點倒裝焊或梁式引線等工藝制作，然后裝在燒好的基片上，焊上引線便制成厚膜電路。厚膜電路的膜層厚度一般為 740微米。用厚膜工藝制備多層布線的工藝比較方便，多層工藝相容性好，可以大大提高二次集成的組裝密度。此外，等離子噴涂、火焰噴涂、印貼工藝等都是新的厚膜工

8、藝技術(shù)。與薄膜集成電路相仿，厚膜集成電路由于厚膜晶體管尚不能實用，實際上也是采用混合工藝。 單片集成電路和薄膜與厚膜集成電路這三種工藝方式各有特點，可以互相補充。通用電路和標準電路的數(shù)量大，可采用單片集成電路。需要量少的或是非標準電路，一般選用混合工藝方式，也就是采用標準化的單片集成電路，加上有源和無源元件的混合集成電路。厚膜、薄膜集成電路在某些應用中是互相交叉的。厚膜工藝所用工藝設備比較簡易，電路設計靈活，生產(chǎn)周期短，散熱良好，所以在高壓、大功率和無源元件公差要求不太苛刻的電路中使用較為廣泛。另外，由于厚膜電路在工藝制造上容易實現(xiàn)多層布線，在超出單片集成電路能力所及的較復雜的應用方面，可將大

9、規(guī)模集成電路芯片組裝成超大規(guī)模集成電路，也可將單功能或多功能單片集成電路芯片組裝成多功能的部件甚至小的整機。 單片集成電路除向更高集成度發(fā)展外，也正在向著大功率、線性、高頻電路和模擬電路方面發(fā)展。不過,在微波集成電路、較大功率集成電路方面，薄膜、厚膜混合集成電路還具有優(yōu)越性。在具體的選用上，往往將各類單片集成電路和厚膜、薄膜集成工藝結(jié)合在一起，特別如精密電阻網(wǎng)絡和阻容網(wǎng)絡基片粘貼于由厚膜電阻和導帶組裝成的基片上，裝成一個復雜的完整的電路。必要時甚至可配接上個別超小型元件，組成部件或整機。6、你知道的集成電路設計的表達方式有哪幾種？ 集成電路設計的流程一般先要進行軟硬件劃分，將設計基本分為兩部分

10、：芯片硬件設計和軟件協(xié)同設計。芯片硬件設計包括： 1功能設計階段。 設計人員產(chǎn)品的應用場合，設定一些諸如功能、操作速度、接口規(guī)格、環(huán) 境溫度及消耗功率等規(guī)格，以做為將來電路設計時的依據(jù)。更可進一步規(guī)劃軟 件模塊及硬件模塊該如何劃分，哪些功能該整合于SOC 內(nèi)，哪些功能可以設 計在電路板上。 2設計描述和行為級驗證 能設計完成后，可以依據(jù)功能將SOC 劃分為若干功能模塊，并決定實現(xiàn) 這些功能將要使用的IP 核。此階段將接影響了SOC 內(nèi)部的架構(gòu)及各模塊間互 動的訊號，及未來產(chǎn)品的可靠性。 決定模塊之后，可以用VHDL 或Verilog 等硬件描述語言實現(xiàn)各模塊的設 計。接著，利用VHDL 或Ve

11、rilog 的電路仿真器，對設計進行功能驗證（function simulation，或行為驗證 behavioral simulation）。 注意，這種功能仿真沒有考慮電路實際的延遲，但無法獲得精確的結(jié)果。 3邏輯綜合 確定設計描述正確后，可以使用邏輯綜合工具（synthesizer）進行綜合。 綜合過程中，需要選擇適當?shù)倪壿嬈骷欤╨ogic cell library），作為合成邏輯 電路時的參考依據(jù)。 硬件語言設計描述文件的編寫風格是決定綜合工具執(zhí)行效率的一個重要 因素。事實上，綜合工具支持的HDL 語法均是有限的，一些過于抽象的語法 只適于做為系統(tǒng)評估時的仿真模型，而不能被綜合工具接

12、受。 邏輯綜合得到門級網(wǎng)表。 4門級驗證（Gate-Level Netlist Verification） 門級功能驗證是寄存器傳輸級驗證。主要的工作是要確認經(jīng)綜合后的電路 是否符合功能需求，該工作一般利用門電路級驗證工具完成。 注意，此階段仿真需要考慮門電路的延遲。 5布局和布線 布局指將設計好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布 線則指完成各模塊之間互連的連線。 注意，各模塊之間的連線通常比較長，因此，產(chǎn)生的延遲會嚴重影響SOC 的性能，尤其在0.25 微米制程以上，這種現(xiàn)象更為顯著。 模擬集成電路設計的一般過程： 1.電路設計 依據(jù)電路功能完成電路的設計。 2.前仿真 電路

13、功能的仿真，包括功耗，電流，電壓，溫度，壓擺幅，輸入輸出特性等參數(shù)的仿真。 3.版圖設計（Layout） 依據(jù)所設計的電路畫版圖。一般使用Cadence軟件。 4.后仿真 對所畫的版圖進行仿真，并與前仿真比較，若達不到要求需修改或重新設計版圖。 5.后續(xù)處理 將版圖文件生成GDSII文件交予Foundry流片。7、描述一個交通信號燈的設計。8、我們將研發(fā)人員分為若干研究方向，對協(xié)議和算法理解（主要應用在網(wǎng)絡通信、圖象語音壓縮方面）、電子系統(tǒng)方案的研究、用MCU、DSP編程實現(xiàn)電路功能、用ASIC設計技術(shù)設計電路（包括MCU、DSP本身）、電路功能模塊設計（包括模擬電路和數(shù)字電路）、集成電路后端

14、設計（主要是指綜合及自動布局布線技術(shù)）、集成電路設計與工藝接口的研究。    你希望從事哪方面的研究？（可以選擇多個方向。另外，已經(jīng)從事過相關(guān)研發(fā)的人員可以詳細描述你的研發(fā)經(jīng)歷）。第二部分：專業(yè)篇（根據(jù)你選擇的方向回答以下你認為相關(guān)的專業(yè)篇的問題。一般情況下你只需要回答五道題以上，但請盡可能多回答你所知道的，以便我們了解你的知識結(jié)構(gòu)及技術(shù)特點。）1、請談談對一個系統(tǒng)設計的總體思路。針對這個思路，你覺得應該具備哪些方面的知識？2、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x為4位二進制整數(shù)輸入信號。y為二進制小數(shù)輸出，要求保留兩位小數(shù)。電源

15、電壓為35v假設公司接到該項目后，交由你來負責該產(chǎn)品的設計，試討論該產(chǎn)品的設計全程。3、簡單描述一個單片機系統(tǒng)的主要組成模塊，并說明各模塊之間的數(shù)據(jù)流流向和控制流流向。簡述單片機應用系統(tǒng)的設計原則。4、請用方框圖描述一個你熟悉的實用數(shù)字信號處理系統(tǒng)，并做簡要的分析；如果沒有，也可以自己設計一個簡單的數(shù)字信號處理系統(tǒng)，并描述其功能及用途。5、畫出8031與2716（2K*8ROM）的連線圖，要求采用三-八譯碼器，8031的P2.5,P2.4和P2.3參加譯碼，基本地址范圍為3000H-3FFFH。該2716有沒有重疊地址？根據(jù)是什么？若有，則寫出每片2716的重疊地址范圍。6、用8051設計一個

16、帶一個8*16鍵盤加驅(qū)動八個數(shù)碼管（共陽）的原理圖。7、PCI總線的含義是什么？PCI總線的主要特點是什么？8、請簡要描述HUFFMAN編碼的基本原理及其基本的實現(xiàn)方法。9、說出OSI七層網(wǎng)絡協(xié)議中的四層（任意四層）。 由下至上為1至7層，分別為: 應用層(Application layer) 表示層(Presentation layer) 會話層(Session layer) 傳輸層(Transport layer) 網(wǎng)絡層(Network layer) 數(shù)據(jù)鏈路層(Data link layer) 物理層(Physical layer)10、中斷的概念？簡述中斷的過程。11、說說對數(shù)字邏輯

17、中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。12、要用一個開環(huán)脈沖調(diào)速系統(tǒng)來控制直流電動機的轉(zhuǎn)速，程序由8051完成。簡單原理如下：由P3.4輸出脈沖的占空比來控制轉(zhuǎn)速，占空比越大，轉(zhuǎn)速越快；而占空比由K7-K0八個開關(guān)來設置，直接與P1口相連（開關(guān)撥到下方時為"0"，撥到上方時為"1"，組成一個八位二進制數(shù)N），要求占空比為 N/256。下面程序用計數(shù)法來實現(xiàn)這一功能，請將空余部分添完整。 MOV P1，#0FFH LOOP1 ：MOV R4，#0FFH - MOV R3，#00H LOOP2 ：MOV A，P1 - SUBB A，R3 JNZ

18、 SKP1 - SKP1：MOV C，70H MOV P3.4，C ACALL DELAY ：此延時子程序略 - - AJMP LOOP113、用你熟悉的設計方式設計一個可預置初值的7進制循環(huán)計數(shù)器，15進制的呢？14、請用HDL描述四位的 全加法器、5分頻電路。15、簡述FPGA等可編程邏輯器件設計流程。16、同步電路和異步電路的區(qū)別是什么？17、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫出你知道的線路結(jié)構(gòu)，簡單描述其優(yōu)缺點。18、描述反饋電路的概念，列舉他們的應用。19、放大電路的頻率補償?shù)哪康氖鞘裁?，有哪些方法?0、畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A.B+C(D+E)21

19、、請分析如下電路所實現(xiàn)的功能。22、A）i ncludevoid testf(int*p)*p+=1;main()int *n,m2;n=m;m0=1;m1=8;testf(n);printf("Data value is %d ",*n);-B)i ncludevoid testf(int*p)*p+=1;main()int *n,m2;n=m;m0=1;m1=8;testf(&n);printf(Data value is %d",*n);下面的結(jié)果是程序A還是程序B的？Data value is 8那么另一段程序的結(jié)果是什么？223、用簡單電路實現(xiàn)，

20、當A為輸入時，輸出B波形為：A: B:24、LC正弦波振蕩器有哪幾種三點式振蕩電路，分別畫出其原理圖。25、鎖相環(huán)有哪幾部分組成？26、人的話音頻率一般為3003400HZ，若對其采樣且使信號不失真，其最小的采樣頻率應為多大？若采用8KHZ的采樣頻率，并采用8bit的PCM編碼，則存儲一秒鐘的信號數(shù)據(jù)量有多大？27、在CMOS電路中，要有一個單管作為開關(guān)管精確傳遞模擬低電平，這個單管你會用P管還是N管，為什么？28、畫出由運放構(gòu)成加法、減法、微分、積分運算的電路原理圖。并畫出一個晶體管級的運放電路。29、數(shù)字濾波器的分類和結(jié)構(gòu)特點。30、DAC和ADC的實現(xiàn)各有哪些方法？31、描述CMOS電路

21、中閂鎖效應產(chǎn)生的過程及最后的結(jié)果？32、什么叫做OTP片、掩膜片，兩者的區(qū)別何在？33、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？34、請描述一下國內(nèi)的工藝現(xiàn)狀。35、請簡述一下設計后端的整個流程？36、有否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基本元素？37、半導體工藝中，摻雜有哪幾種方式？38、什么是NMOS、PMOS、CMOS？什么是增強型、耗盡型？什么是PNP、NPN？他們有什么差別？39、為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大？40、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？漢王筆試1、

22、下面是一些基本的數(shù)字電路知識問題，請簡要回答之。a) 什么是Setup 和Holdup時間？      Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time。如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。      保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果ho

23、ldtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。b) 什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？c) 請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？d) 什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？e) 什么是同步邏輯和異步邏輯？f) 請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。g) 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？2、 可編程邏輯器件在現(xiàn)代電子設計中越來越重要，請問：a) 你所知道的可編程邏輯器件有哪些？b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。3、設想你將設計完成

24、一個電子電路方案。請簡述用EDA軟件（如PROTEL）進行設計（包括原理圖和PCB圖）到調(diào)試出樣機的整個過程。在各環(huán)節(jié)應注意哪些問題？飛利浦大唐筆試1、用邏輯們和cmos電路實現(xiàn)ab+cd2、用一個二選一mux和一個inv實現(xiàn)異或3、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。4. 如何解決亞穩(wěn)態(tài)5. 用verilog/vhdl寫一個fifo控制器6. 用verilog/vddl檢測stream中的特定字符串信威dsp軟件面試題1)DSP和通用處理器在結(jié)構(gòu)上有什么不同，請簡要畫出你熟悉的一種DSP結(jié)構(gòu)圖2)說說定點DSP和浮點DSP的定義（或者說出他們的區(qū)別）3）說說

25、你對循環(huán)尋址和位反序?qū)ぶ返睦斫?）請寫出【8，7】的二進制補碼，和二進制偏置碼。用Q15表示出0.5和0.5揚智電子筆試第一題：用mos管搭出一個二輸入與非門。第二題：集成電路前段設計流程，寫出相關(guān)的工具。第三題：名詞IRQ,BIOS,USB,VHDL,SDR第四題：unix 命令cp -r, rm,uname第五題：用波形表示D觸發(fā)器的功能第六題：寫異步D觸發(fā)器的verilog module第七題：What is PC Chipset?第八題：用傳輸門和倒向器搭一個邊沿觸發(fā)器第九題：畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢。華為面試題研發(fā)(硬件)全都是幾本模電數(shù)電信號單片機題目1

26、.用與非門等設計全加法器Cout=a&b+b&cin+a&cinSum=abcin2.給出兩個門電路讓你分析異同3.名詞:sram,ssram,sdram4.信號與系統(tǒng):在時域與頻域關(guān)系5.信號與系統(tǒng):和4題差不多6.晶體振蕩器,好像是給出振蕩頻率讓你求周期(應該是單片機的,12分之一周期.)7.串行通信與同步通信異同,特點,比較8.RS232c高電平脈沖對應的TTL邏輯是?(負邏輯?)9.延時問題,判錯10.史密斯特電路,求回差電壓11.VCO是什么,什么參數(shù)(壓控振蕩器?)12. 用D觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖13. 什么耐奎斯特定律,怎么由模擬信號轉(zhuǎn)

27、為數(shù)字信號14. 用D觸發(fā)器做個4進制的計數(shù)15.那種排序方法最快?16.時鐘周期為T,觸發(fā)器D1的建立時間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問，觸發(fā)器D2的建立時間T3和保持時間應滿足什么條件。研發(fā)（軟件）用C語言寫一個遞歸算法求N！；給一個C的函數(shù)，關(guān)于字符串和數(shù)組，找出錯誤；防火墻是怎么實現(xiàn)的？你對哪方面編程熟悉？新太硬件（1）d觸發(fā)器和d鎖存器的區(qū)別（2）有源濾波器和無源濾波器的原理及區(qū)別（3）sram，falsh memory，及dram的區(qū)別？（4）iir，fir濾波器的異同（5）冒泡排序的原理（6）操作系統(tǒng)的功能（7）學過的計

28、算機語言及開發(fā)的系統(tǒng)（8）拉氏變換和傅立葉變換的表達式及聯(lián)系。 各大公司電子類招聘題目精選1 發(fā)表于 2007-1-13 18:02:34  各大公司電子類招聘題目精選轉(zhuǎn) 模擬電路 1、基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子） 2、平板電容公式(C=S/4kd)。（未知） 3、最基本的如三極管曲線特性。（未知） 4、描述反饋電路的概念，列舉他們的應用。（仕蘭微電子） 5、負反饋種類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）；負反饋的優(yōu)點（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性

29、失真，有效地擴展放大器的通頻帶，自動調(diào)節(jié)作用）（未知） 6、放大電路的頻率補償?shù)哪康氖鞘裁矗心男┓椒?？（仕蘭微電子） 7、頻率響應，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個方法。（未知）8、給出一個查分運放，如何相位補償，并畫補償后的波特圖。（凹凸） 9、基本放大電路種類（電壓放大器，電流放大器，互導放大器和互阻放大器），優(yōu)缺點，特別是廣泛采用差分結(jié)構(gòu)的原因。（未知） 10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。（未知）11、畫差放的兩個輸入管。（凹凸） 12、畫出由運放構(gòu)成加法、減法、微分、積分運算的電路原理圖

30、。并畫出一個晶體管級的 運放電路。（仕蘭微電子） 13、用運算放大器組成一個10倍的放大器。（未知） 14、給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路），并求輸出端某點 的  rise/fall時間。(Infineon筆試試題) 15、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當RC<<T時，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。（未知） 16、有源濾波器和無源濾波器的原理及區(qū)別?（新太硬件）&

31、#160;17、有一時域信號S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),當其通過低通、帶通、高通濾波器后的信號表示方式。（未知） 18、選擇電阻時要考慮什么？（東信筆試題） 19、在CMOS電路中，要有一個單管作為開關(guān)管精確傳遞模擬低電平，這個單管你會用P管還是N管，為什么？（仕蘭微電子） 20、給出多個mos管組成的電路求5個點的電壓。(Infineon筆試試題) 21、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫出你知道的線路結(jié)構(gòu)，簡單描述 其優(yōu)缺點。（仕蘭微電子） 22、畫電流偏置的產(chǎn)生

32、電路，并解釋。（凹凸） 23、史密斯特電路,求回差電壓。（華為面試題） 24、晶體振蕩器,好像是給出振蕩頻率讓你求周期(應該是單片機的,12分之一周期.)  （華為面試題） 25、LC正弦波振蕩器有哪幾種三點式振蕩電路，分別畫出其原理圖。（仕蘭微電子） 26、VCO是什么,什么參數(shù)(壓控振蕩器?) （華為面試題） 27、鎖相環(huán)有哪幾部分組成？（仕蘭微電子） 28、鎖相環(huán)電路組成，振蕩器（比如用D觸發(fā)器如何搭）。（未知） 29、求鎖相環(huán)的輸出頻率，給了一個鎖相環(huán)的結(jié)構(gòu)圖。（未知） 30、如果公司做高頻電子的

33、，可能還要RF知識，調(diào)頻，鑒頻鑒相之類，不一一列舉。（未知） 31、一電源和一段傳輸線相連（長度為L,傳輸時間為T），畫出終端處波形，考慮傳輸線無損耗。給出電源電壓波形圖，要求繪制終端波形圖。（未知） 32、微波電路的匹配電阻。（未知） 33、DAC和ADC的實現(xiàn)各有哪些方法？（仕蘭微電子） 34、A/D電路組成、工作原理。（未知） 35、實際工作所需要的一些技術(shù)知識(面試容易問到)。如電路的低功耗，穩(wěn)定，高速如何做到，調(diào)運放，布版圖注意的地方等等,一般會針對簡歷上你所寫做過的東西具體問，肯定會問得很細（所以別把什么都寫上，精通之類的詞也別用太

34、多了），這個東西各個人就不一樣了，不好說什么了。（未知） _數(shù)字電路 1、同步電路和異步電路的區(qū)別是什么？（仕蘭微電子） 2、什么是同步邏輯和異步邏輯？（漢王筆試） 同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。 3、什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)，由于不用 oc門可能使灌電流過大，而燒壞邏輯門。同時在輸出端口應加一個上拉電阻。 4、什么是Setup 和Holdup時間？（漢王

35、筆試） 5、setup和holdup時間,區(qū)別.（南山之橋） 6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。（未知） 7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛VIA 2003.11.06 上海筆試試題） Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup

36、time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn) metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量

37、和保持時間裕量。 8、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。（仕蘭微 電子） 9、什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？（漢王筆試） 在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。 10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試） 常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3

38、.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。 11、如何解決亞穩(wěn)態(tài)。（飛利浦大唐筆試） 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞 穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平 上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無 用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。 12、IC設計中同步復位與異步復位的區(qū)別。（南

39、山之橋） 13、MOORE 與 MEELEY狀態(tài)機的特征。（南山之橋） 14、多時域設計中,如何處理信號跨時域。（南山之橋） 15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦大唐筆試） Delay < period - setup hold 16、時鐘周期為T,觸發(fā)器D1的建立時間最大為T1max，最小為T1min。組合邏輯電路最大延 遲為T2max,最小為T2min。問，觸發(fā)器D2的建立時間T3和保持時間應滿足什么條件。（華 為） 17、給出某個一般時序電路的圖，有Tse

40、tup,Tdelay,Tck->q,還有 clock的delay,寫出決 定最大時鐘的因素，同時給出表達式。（威盛VIA 2003.11.06 上海筆試試題） 18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA 2003.11.06 上海筆試試題）19、一個四級的Mux,其中第二級信號為關(guān)鍵信號如何改善timing。（威盛VIA  2003.11.06 上海筆試試題） 20、給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入， 使得輸出依賴于關(guān)鍵路徑。（未知） 21、邏輯方面數(shù)字電路的卡諾圖化簡，

41、時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu) 點），全加器等等。（未知） 22、卡諾圖寫出邏輯表達使。（威盛VIA 2003.11.06 上海筆試試題） 23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 24、please show the CMOS inverter schmatic,layout and its crosssectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the

42、  operation region of PMOS and NMOS for each segment of the transfercurve? （威 盛筆試題circuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,pleasedefine  the ration of channel width of PMOS and NMOS and explain? 26、為什么一個標準的倒相器中P管

43、的寬長比要比N管的寬長比大？（仕蘭微電子） 27、用mos管搭出一個二輸入與非門。（揚智電子筆試） 28、please draw the transistor level schematic of a cmos 2 input ANDgate and  explain which input has faster response for output rising edge.(lessdelay  time)。（威盛筆試題circuit design-beijing-03.11.09） 29、畫出NOT,NAND,NOR的

44、符號，真值表，還有transistor level的電路。（Infineon筆 試）  30、畫出CMOS的圖，畫出tow-to-one mux gate。（威盛VIA 2003.11.06 上海筆試試題） 31、用一個二選一mux和一個inv實現(xiàn)異或。（飛利浦大唐筆試） 32、畫出Y=A*B+C的cmos電路圖。（科廣試題） 33、用邏輯們和cmos電路實現(xiàn)ab+cd。（飛利浦大唐筆試） 34、畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B+C(D+E)。（仕蘭微電子） 35、利用4選1實現(xiàn)F(x,y,z)=x

45、z+yz。（未知） 36、給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化 簡）。 37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據(jù)輸入波形畫出各點波形。 （Infineon筆試） 38、為了實現(xiàn)邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說明為什 么？1）INV   2）AND   3）OR   4）NAND   5）NOR   6）XOR&

46、#160; 答案：NAND（未知） 39、用與非門等設計全加法器。（華為） 40、給出兩個門電路讓你分析異同。（華為） 41、用簡單電路實現(xiàn)，當A為輸入時，輸出B波形為（仕蘭微電子） 42、A,B,C,D,E進行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個數(shù)比0 多，那么F輸出為1，否則F為0），用與非門實現(xiàn)，輸入數(shù)目沒有限制。（未知） 43、用波形表示D觸發(fā)器的功能。（揚智電子筆試） 44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚智電子筆試） 45、用邏輯們畫出D觸發(fā)器。（威盛VIA 2003

47、.11.06 上海筆試試題） 46、畫出DFF的結(jié)構(gòu)圖,用verilog實現(xiàn)之。（威盛） 47、畫出一種CMOS的D鎖存器的電路圖和版圖。（未知） 48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試）P230 49、簡述latch和filp-flop的異同。（未知） 50、LATCH和DFF的概念和區(qū)別。（未知） 51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的。 （南山之橋） 52、用D觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖。（華為） 53、請畫出

48、用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？（漢王筆試） 54、怎樣用D觸發(fā)器、與或非門組成二分頻電路？（東信筆試） 55、How many flip-flop circuits are needed to divide by 16?  (Intel) 16分頻？ 56、用filp-flop和logic-gate設計一個1位加法器，輸入carryin和current-stage，輸出 carryout和next-stage. （未知） 57、用D觸發(fā)器做個4進制的計數(shù)。（華為） 58、實現(xiàn)N位Johnson Counter,N=5。（

49、南山之橋） 59、用你熟悉的設計方式設計一個可預置初值的7進制循環(huán)計數(shù)器，15進制的呢？（仕蘭 微電子） 60、數(shù)字電路設計當然必問Verilog/VHDL，如設計計數(shù)器。（未知） 61、BLOCKING NONBLOCKING 賦值的區(qū)別。（南山之橋） 62、寫異步D觸發(fā)器的verilog module。（揚智電子筆試） module dff8(clk , reset, d, q); input        clk; input &

50、#160;      reset; input  7:0 d; output 7:0 q; reg   7:0 q; always (posedge clk or posedge reset) 高電平   if(reset)      q <= 0;    else      q <= d; en

51、dmodule 63、用D觸發(fā)器實現(xiàn)2倍分頻的Verilog描述？（漢王筆試） module divide2( clk , clk_o, reset);    input     clk , reset;    output   clk_o;    wire in;  reg out ;    always ( posedge clk or posedge reset)

52、0;     if ( reset)        out <= 0;          else            out <= in;        assign in = out; 

53、60;      assign clk_o = out;      endmodule 64、可編程邏輯器件在現(xiàn)代電子設計中越來越重要，請問：a) 你所知道的可編程邏輯器 件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。（漢王筆試） PAL，PLD，CPLD，F(xiàn)PGA。 module dff8(clk , reset, d, q); input      &

54、#160; clk; input        reset; input   d; output  q; reg q; always (posedge clk or posedge reset)    if(reset)      q <= 0;    else      q <

55、;= d; endmodule 65、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子） 66、用VERILOG或VHDL寫一段代碼，實現(xiàn)10進制計數(shù)器。（未知） 67、用VERILOG或VHDL寫一段代碼，實現(xiàn)消除一個glitch。（未知） 68、一個狀態(tài)機的題目用verilog實現(xiàn)（不過這個狀態(tài)機畫的實在比較差，很容易誤解 的）。（威盛VIA 2003.11.06 上海筆試試題） 69、描述一個交通信號燈的設計。（仕蘭微電子） 70、畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢。（揚智電子筆試）&

56、#160;71、設計一個自動售貨機系統(tǒng)，賣soda水的，只能投進三種硬幣，要正確的找回錢 數(shù)。       （1）畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計 的要求。（未知） 72、設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1） 畫出fsm（有限狀態(tài)機）；（2）用verilog編程，語法要符合fpga設計的要求；（3）設計 工程中可使用的工具及設計大致過程。（未知） 73、畫出可以檢測10010串的狀態(tài)圖,并

57、verilog實現(xiàn)之。（威盛） 74、用FSM實現(xiàn)101101的序列檢測模塊。（南山之橋） a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。 例如a： 0001100110110100100110        b： 0000000000100100000000     請畫出state machine；請用RTL描述其state machine。（未知） 75、用verilog/vddl檢測stream中的特定字符串（分

58、狀態(tài)用狀態(tài)機寫）。（飛利浦大唐 筆試） 76、用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。（飛利浦大唐筆試） 77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x 為4位二進制整數(shù)輸入信號。y為二進制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為35v假 設公司接到該項目后，交由你來負責該產(chǎn)品的設計，試討論該產(chǎn)品的設計全程。（仕蘭微 電子） 78、sram，falsh memory，及dram的區(qū)別？（新太硬件面試） 79、給出單管DRAM的原理圖(西電版數(shù)字電

59、子技術(shù)基礎作者楊頌華、馮毛官205頁圖9 14b)，問你有什么辦法提高refresh time，總共有5個問題，記不起來了。（降低溫 度，增大電容存儲容量）（Infineon筆試） 80、Please draw schematic of a common SRAM cell with 6transistors,point out  which nodes can store data and which node is word line control? （威盛筆試題 circuit design-beijing-03.11.09）

60、 81、名詞:sram,ssram,sdram 名詞IRQ,BIOS,USB,VHDL,SDR IRQ:   Interrupt ReQuest BIOS:  Basic Input Output System USB:  Universal Serial Bus VHDL: VHIC Hardware Description Language SDR:  Single Data Rate 壓控振蕩器的英文縮寫(VCO)。 動態(tài)隨機存儲器的英文縮寫(DRA

61、M)。 名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline、 IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動態(tài)隨機存儲器)，F(xiàn)IR IIRDFT(離散 傅立葉變換)或者是中文的，比如：a.量化誤差  b.直方圖  c.白平衡  _各大公司電子類招聘題目精選 發(fā)表于 2007-1-13 18:00:35      IC設計基礎（流程、工藝、版圖、器件） 1、我們公司的產(chǎn)品是集成電路，請描述一下你對集成

62、電路的認識，列舉一些與集 成電路 相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕蘭微面試題目） 2、FPGA和ASIC的概念，他們的區(qū)別。（未知） 答案：FPGA是可編程ASIC。 ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設計和制造的。根據(jù)一 個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與 門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發(fā)周期短、設計&

63、#160;制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點 3、什么叫做OTP片、掩膜片，兩者的區(qū)別何在？（仕蘭微面試題目） 4、你知道的集成電路設計的表達方式有哪幾種？（仕蘭微面試題目） 5、描述你對集成電路設計流程的認識。（仕蘭微面試題目） 6、簡述FPGA等可編程邏輯器件設計流程。（仕蘭微面試題目） 7、IC設計前端到后端的流程和eda工具。（未知） 8、從RTL synthesis到tape out之間的設計flow,并列出其中各步使用的tool.（未知） 9、Asic的design flow。（威盛VIA 2003.11.06 上海筆試試題） 10、寫出asic前期設計的流程和相應的工具。（威盛） 11、集成電路前段設計流程，寫出相關(guān)的工具。（揚智電子筆試） 先介紹下IC開發(fā)流程： 1.）代碼輸入（design input) 用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼 語言輸入工具：SUMMIT   V