ASICDesign3復(fù)旦大學專用集成電路課件(共5個)

1、復(fù)旦大學專用集成電路與系統(tǒng)實驗室復(fù)旦大學專用集成電路與系統(tǒng)實驗室第二章第二章ASIC設(shè)計流程和方法設(shè)計流程和方法 深亞微米設(shè)計方法和設(shè)計技術(shù) 深亞微米工藝給集成電路設(shè)計帶來的新問題 元件模型變化 um) 串擾和噪聲 時鐘線和電源線的影響 功耗和散熱問題 鋁線的電遷移造成連線斷裂 熱載流子對ASIC可靠性的影響 um-1um-5um-10次)復(fù)旦大學專用集成電路與系統(tǒng)實驗室復(fù)旦大學專用集成電路與系統(tǒng)實驗室第二章第二章ASIC設(shè)計流程和方法設(shè)計流程和方法 深亞微米設(shè)計方法和設(shè)計技術(shù) 深亞微米設(shè)計方法和設(shè)計技術(shù)的改進 高層次設(shè)計規(guī)劃(Floorplanning) 在行為級驗證成功，進入存放器傳輸級設(shè)

2、計中生成RTL模塊的物理抽象，進行預(yù)布局，結(jié)合物理特征，得到布局、時序及面積以及互連線信息，由此產(chǎn)生的綜合優(yōu)化的約束條件，便綜合生成的門級時序得到較好的控制; 經(jīng)門級功能及時序驗證，并生成門級物理抽象，設(shè)計規(guī)劃進 行更精確的布局探索和各模塊驅(qū)動、延遲的分析計算，并精確地得到關(guān)鍵路徑的延時和電路時序; 在物理級，將門級設(shè)計得到的驅(qū)動、延遲信息作一規(guī)劃分析并作為時序驅(qū)動布局布線的約束條件。復(fù)旦大學專用集成電路與系統(tǒng)實驗室復(fù)旦大學專用集成電路與系統(tǒng)實驗室第二章第二章ASIC設(shè)計流程和方法設(shè)計流程和方法 綜合優(yōu)化技術(shù)-進人深亞微米設(shè)計階段，由于互連線延遲超過單元延遲，綜合技術(shù)必須考慮由此引起的時序問題

3、，改進電路時序特性有以下幾點措施: 使用預(yù)布局得到的互連線模型替代原來的連線負載模型，原來模型是對指定工藝庫單元的扇出和RC樹的統(tǒng)計模型，它沒有考慮深亞微米連線的種種影響，而互連模型是使用設(shè)計規(guī)那么工具得到的互連特性模型。它能比較精確地反映互連延遲、分布特性及RC特性 使用設(shè)計規(guī)劃工具得到的時序約束和互連線模型去驅(qū)動綜合優(yōu)化過程，由此得到滿足時序要求的綜合結(jié)果。在物理級，將門級設(shè)計得到的驅(qū)動、延遲信息作一規(guī)劃分析并作為時序驅(qū)動布局布線的約束條件復(fù)旦大學專用集成電路與系統(tǒng)實驗室復(fù)旦大學專用集成電路與系統(tǒng)實驗室第二章第二章ASIC設(shè)計流程和方法設(shè)計流程和方法 將綜合技術(shù)與幅員設(shè)計算法結(jié)合起來，產(chǎn)生

4、基于布局的物理綜合工具，它將時序約束、邏輯網(wǎng)表和布局拓撲關(guān)系一起進行分析、調(diào)整。例如，根據(jù)電路驅(qū)動與負載情況，調(diào)整緩沖器和驅(qū)動單元的大小私布局;根據(jù)時序要求，減少可能存在的長連線及并行走線，減少時鐘線的影響，生成較優(yōu)的時鐘樹布局。 總之，使布局布線能滿足電路的時序要求。 采用行為級綜合技術(shù)，這種高層次綜合的任務(wù)是實現(xiàn)從系統(tǒng)級算法描述到底層結(jié)果級表示的轉(zhuǎn)換，其核心技術(shù)是調(diào)度和分配。調(diào)度(scheduling)是將操作賊給所指定的控制步，在滿足約束條件下使得給定的目標函數(shù)(例如控制步數(shù)、硬件資源、延遲和功耗)最小。分配是將操作和數(shù)據(jù)賦給相應(yīng)的功能單元和存放器，其目標是便所占用的硬件資源最少。復(fù)旦大

5、學專用集成電路與系統(tǒng)實驗室復(fù)旦大學專用集成電路與系統(tǒng)實驗室第二章第二章ASIC設(shè)計流程和方法設(shè)計流程和方法 模擬技術(shù)- 模擬是設(shè)計的根底，從行為級、RTL級到門級，從邏輯功能摸擬、時序模擬到故障模擬，模擬過程就是驗證的過程。對于深亞微米設(shè)計，設(shè)計的數(shù)據(jù)巨量增加，電路的時序復(fù)雜性等對模擬技術(shù)提出更高的要求?？偟膩碚f，近年來模擬技術(shù)有以下幾方面的開展: 傳統(tǒng)的線性延遲模型不再適用，需要建立考慮高速、低電壓、低功耗以及負載和工藝影響的模型;精碗的模型可以保證電路功能和時序的設(shè)計正確，這是ASIC設(shè)計過程的核心 門級模擬過程變?yōu)橄冗M行單位延遲的功能模擬，得到門級網(wǎng)表，然后使用設(shè)計規(guī)劃工具估算由于互連線

6、、負載、輸入信號變化速率等影響產(chǎn)生的延遲信息，再將它們和網(wǎng)表及功能模型一起模擬，得到門級功能和時序結(jié)果復(fù)旦大學專用集成電路與系統(tǒng)實驗室復(fù)旦大學專用集成電路與系統(tǒng)實驗室第二章第二章ASIC設(shè)計流程和方法設(shè)計流程和方法 采用基于時鐘的節(jié)拍式 (Cycle-Based)模擬技術(shù)，它比傳統(tǒng)使用的事件驅(qū)動技術(shù)?？鞄讉€量級。這種技術(shù)通常適用于同步電路的功能驗證，但不能作時序驗證。Synopsys公司近年推出的CycloneRTL級迷你軟件，是利用高層次節(jié)拍模擬技術(shù)開發(fā)的，適用于VLSI的RTL級設(shè)計及相應(yīng)的測試程序進行仿真，由于不需要象常規(guī)的將RTL級描述轉(zhuǎn)換為門級描述長時間的編譯步驟，使模擬時間大大縮短

7、。 深亞微米電路的時序分析成為設(shè)計的中心問題，靜態(tài)時序分析是解決電路時序問題行之有效的方法復(fù)旦大學專用集成電路與系統(tǒng)實驗室復(fù)旦大學專用集成電路與系統(tǒng)實驗室第二章第二章ASIC設(shè)計流程和方法設(shè)計流程和方法 布圖技術(shù)-布圖技術(shù)是集成電路芯片物理設(shè)計的關(guān)鍵技術(shù)，雖然早在八十年代;已經(jīng)實現(xiàn)了布局布線自動化，但由于深亞微米設(shè)計中又出現(xiàn)了時序問題和設(shè)計數(shù)據(jù)量巨大的問題，顯然采用以前的布圖技術(shù)是無法解決: 時序驅(qū)動(Timing Driven)和性能驅(qū)動(PerformanceDriven)是近幾年布圖技術(shù)開展的方向。對于VLSI芯片設(shè)計來說，希望有一種快速的時序驅(qū)動,性能驅(qū)動的布局布線技術(shù)，這樣可以在短時

8、間內(nèi)試探多種布圖的可能性，而且可以將快速預(yù)布局、預(yù)布線得到的結(jié)果反響給綜合優(yōu)化工具，對網(wǎng)表和時序進行優(yōu)化，這種技術(shù)也是物理設(shè)計規(guī)劃工具的根底 進入深亞微米階段，使用層次化設(shè)計和購置知識產(chǎn)權(quán)(IP)模塊的可能性增多，因此布局布線工具應(yīng)能靈活地處理模塊，能夠把IP模塊、 第三方廠商提供的模塊和設(shè)計人員自已開放的模塊有機地組合起來復(fù)旦大學專用集成電路與系統(tǒng)實驗室復(fù)旦大學專用集成電路與系統(tǒng)實驗室第二章第二章ASIC設(shè)計流程和方法設(shè)計流程和方法 深亞微米的布線設(shè)計是一重要課題，金屬線的層數(shù)已從二、三層上 升到六層左右。因此首先要支持多層布線，可以進行通道式或基于區(qū)域的布線，也可以是二者混合型的。通道式布

9、線是一傳統(tǒng)方法，它要求單元排列成行，行與行之間留出互連線通道，通道寬度可以調(diào)節(jié)，以保證100%約有通率。另一種區(qū)域布線是假設(shè)單元布局固定，在確定的區(qū)域內(nèi)完成布線。前一種方法無法預(yù)測芯片大小，后一種方法比較死板苛求兩者的優(yōu)化組合是所謂混合型布線方法。布線還要考慮采用寬線條克服 電遷移問題，防止高頻串擾，以及對平行線分布電容計算，對電源線、時鐘線也應(yīng)合理分布，以保證時序要求 總之提高布圖質(zhì)量和布通率，滿足時序要求是布圖的目標。復(fù)旦大學專用集成電路與系統(tǒng)實驗室復(fù)旦大學專用集成電路與系統(tǒng)實驗室第二章第二章ASIC設(shè)計流程和方法設(shè)計流程和方法 內(nèi)嵌式系統(tǒng)和軟硬件協(xié)同開發(fā)技術(shù)-內(nèi)嵌式式系統(tǒng)是硬件與軟件協(xié)同

10、設(shè)計實現(xiàn)特定要求的系統(tǒng)，在內(nèi)嵌式系統(tǒng)中，通常包括有微處理器模塊、專用電路模塊以及存放應(yīng)用軟件代碼的ROM、RAM等。在設(shè)計過程中需要硬件與軟件緊密配合，共同完成一定的電路功能，所以也稱為硬軟件協(xié)同設(shè)計 設(shè)計重用方法(Design Reuse)-片上系統(tǒng)的設(shè)計是極其復(fù)雜的，采用設(shè)計重用方法是行之有效的。設(shè)計重用方法是將 ASIC設(shè)計中核心局部的設(shè)計可以不用修改或只作少量修改就可用在其它的設(shè)計之中。也就是說，對于一些有價值的模塊或IP(Intellectual Property)，設(shè)計一次，可以便用屢次。 設(shè)計重用在概念上是簡單的，但是實現(xiàn)起來也有一定的難度。首先 設(shè)計重用方法需要一定的設(shè)計環(huán)境和

11、設(shè)計工具,常規(guī)的Top-Down設(shè)計方法應(yīng)作適當擴展。首先要建立設(shè)計重用模塊的系統(tǒng)級模型及相應(yīng)的模 塊庫，也就是用VHDL或Verilog語言編寫行為級模型，進行行為級驗證然后是綜合優(yōu)化，直到物理設(shè)計和工藝制造，經(jīng)測試和試用證實設(shè)計正確無誤后，復(fù)旦大學專用集成電路與系統(tǒng)實驗室復(fù)旦大學專用集成電路與系統(tǒng)實驗室第二章第二章ASIC設(shè)計流程和方法設(shè)計流程和方法 才能把該模塊的行為級模型、RTL級模型等存人重用模塊庫。因此設(shè)計工具應(yīng)具有對重用模塊的建立,修改,調(diào)用和管理的功能 也應(yīng)具有對重用模塊和其它方式生成的模塊協(xié)同設(shè)計和界面格式轉(zhuǎn)換的能力。 設(shè)計重用的應(yīng)用一般有兩種情況。一種情況是重用模塊包含了行

12、為級模塊和RTL模塊，也就是事先已經(jīng)把模塊的行為級描述綜合成適合于某一工藝過程的形式，設(shè)計時只需要將ASlC行為級模型分配成專用工藝過程的RTL級描述，然后調(diào)用所需的RTL級模塊，一起進行邏輯綜合.第二種情況是針對某一特定工藝過程，將設(shè)計重用模塊除了硬件塊外還有軟件塊。軟件塊是執(zhí)行特定操作的一般程序。例如微處理機中的微程序,它們通常以代碼形式放置在ROM中，這種軟件硬化的ROM也稱為固件，因此軟件塊一般以ROM形式出現(xiàn)。復(fù)旦大學專用集成電路與系統(tǒng)實驗室復(fù)旦大學專用集成電路與系統(tǒng)實驗室第二章第二章ASIC設(shè)計流程和方法設(shè)計流程和方法復(fù)旦大學專用集成電路與系統(tǒng)實驗室復(fù)旦大學專用集成電路與系統(tǒng)實驗室

13、第二章第二章ASIC設(shè)計流程和方法設(shè)計流程和方法 設(shè)計重用也是深亞微米設(shè)計的主要方法，設(shè)計重用也是對IP的再使用，通?？梢园言O(shè)計成功的子模塊建成一個核心模塊庫，以便在以后的ASIC RTL級設(shè)計中調(diào)用。常用的核心模塊可以有MPU、DSP、A/D、D/A、RAM、ROM、輸入/輸出接口以及加法器、乘法器等。設(shè)計重用方法對于超大規(guī)?；蚋笠?guī)模的集成電路設(shè)計尤其適用。 2.11集成電路 CAD技術(shù)開展概況 計算機輔助設(shè)計(CAD) 計算機輔助測試(CAT) 計算機輔助工程(CAE) 計算機輔助制造(CAM) 電子設(shè)計自動化-EDA(Electronics Design Automation)復(fù)旦大學專用集成電路與系統(tǒng)實驗室復(fù)旦大學專用集成電路與系統(tǒng)實驗室第二章第二章ASIC設(shè)計流程和方法設(shè)計流程和方法