數(shù)字電子技術(shù)第四章組合邏輯電路

1、第四章組合邏輯電路第四章組合邏輯電路 組合邏輯電路和時序邏輯電路 某時刻組合邏輯電路的輸出信號只是同時刻輸入信號的函數(shù)，與該時刻以前的輸入狀態(tài)無關(guān)，電路中無反饋回路，無記憶功能。),(),(),(),(121121111212212111nnmmnnmmnnnnXXXXfZXXXXfZXXXXfZXXXXfZ 組合邏輯電路的分析過程4.1 組合邏輯電路的分析(1) 由給定的邏輯電路圖， 寫出輸出端的邏輯表達式；(2) 列出真值表；(3) 從真值表概括出邏輯功能；(4) 對原電路進行改進設(shè)計， 尋找最佳方案(這一步不一定都要進行)。例例 1 已知邏輯電路如圖 所示，分析其功能。&PNQF

2、ABC解解第一步：寫出邏輯表達式。 前級后級 (或后級前級 ) ACBCABACBCABPNQFACQBCNABP第二步： 列出真值表。 第三步： 邏輯功能描述三輸入變量多數(shù)表決器。 第四步： 檢驗該電路設(shè)計是否最簡，并改進。 ABCABACBCF00000101001110010111011100000011000001010001000100010111例例 2 分析下圖 所示電路的邏輯功能。 &111ABACBCPQSRF解解 第一步：寫出函數(shù)表達式。 CBCBACBACABCBCBCAABCBCAABCBCAABRSFCBRCAABSCAQABP_)()(第二步： 列真值表。第

3、三步： 功能描述。 二變量的異或電路。 第四步：改進設(shè)計。 應(yīng)改進，用一個異或門即可。 ABC00011110011111BCBC1BCF例例 3 分析如圖 所示電路。 &QR11ABCiCi1SP解解 第一步：寫出函數(shù)表達式。 ABCBABCAABCBABAABCBABAQRCABRCBABAPCQCBACBACBAABCCBABACBABACBABACPSBABABAPiiiiiiiiiiiiiii_1_)()()()()()(第二步： 列真值表。第三步： 功能描述。全加器。 組合邏輯電路設(shè)計的一般步驟4.2 組合邏輯電路的設(shè)計(1) 文字描述 真值表 作出真值表前要仔細分析解決邏

4、輯問題的條件， 作出輸入、輸出變量的邏輯規(guī)定，然后列出真值表。(2) 函數(shù)化簡 化簡形式應(yīng)依據(jù)選擇什么門而定。 (3) 畫出邏輯電路圖。例例 4 設(shè)計三變量表決器，其中A具有否決權(quán)。解：解：第一步：列出真值表。設(shè)A、B、C分別代表參加表決的邏輯變量，F(xiàn)為表決結(jié)果。規(guī)定：A、B、C為 1 表示贊成， 為 0 表示反對。F=1 表示通過，F(xiàn)=0 表示被否決。第二步： 函數(shù)化簡（選用與非門）第三步：邏輯電路ABC0001111001111&BACF(a)(b)ABAC_ACABACABF 例例 5 設(shè)計一個組合電路，將 8421BCD碼變換為余 3 代碼。 碼制變換電路ABCDWXYZ解解

5、這是一個碼制變換問題，由于均是BCD碼，故輸入輸出均為四個端點。第一步：列出真值表。第二步： 函數(shù)化簡ABCD000111101111100011110W A BC BD0ABCD000111101111100011110X BC BD BCD1ABCD0001111001100101000011110Y CD CD_)(DZDCDCCDYDCBDCBDCBDCBDCBDCBDBCBXDCBABDBCABDBCAW第三步：邏輯電路11111ABCDZYXW&4.3 常用中規(guī)模組合邏輯部件的原理和應(yīng)用 表表 4 6 集成電路的劃分集成電路的劃分 4.3.1 半加器與全加器半加器與全加器

6、1. 半加器設(shè)計半加器設(shè)計 ABSCi1加數(shù)被加數(shù)和數(shù)向高位進位半加器A B S Ci+10 00 11 01 10 01 01 00 11&ABSCi1框圖 真值表ABCBABASi1_邏輯表達式邏輯圖2. 全加器設(shè)計全加器設(shè)計 AiSiCi1全加器BiCi1框圖 Ai Bi C i-1Si C i+10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1真值表函數(shù)變換過程iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiBACBABACBABAC

7、BACBACBACBACCBACBACBACBABACBABACBACBACBACBAS11_11_1_1_111_1_1_1_11_1_1_)()()()()(&111&BiAiCi1Ci1Si邏輯圖用異或門構(gòu)成全加器1_1_1_1_1_1_1_iiiiiiiiiiiiiiiiiiiiCACBBACCBACBACBACBASAiBiCi1Ci1Si1111&1& 用與或非門組成全加器 Ai Bi C i-1Si C i+10 0 00 0 10 1 00 1 11 0 01 0 01 1 01 1 10 01 01 00 11 00 10 11 13. 多位二

8、進制加法多位二進制加法 (1) 串行進位COCIA3B3C3S3COCIA2B2S2COCIA1B1S1COCIA0B0S0C2C1C0C 1四位串行進位加法器 *(2) 超前進位 ?1111111111B3A311B2A2A1B11C 1B0A01P31P2P11P0C0C1C2S0S1S2S3CO(C3)12345678161514131211109GNDC1B0A0S0A1B1S1COS3B3A3S2A2B2UCC(a)(b)1&1&超前進位的四位二進制加法器 74LS283 邏輯圖與&1&11111111111P1G3P2G2P11G11P01G011G

9、nGn xGn yGn z12345678161514131211109GNDFPP3G3P0G0P1G1FGGn zGnG2P2UCC(b)Gn yGn x(a)&1FPFG集成超前進位產(chǎn)生器 74LS1824. 全加器的應(yīng)用全加器的應(yīng)用 例例 6 試用全加器構(gòu)成二進制減法器。4B3B2B1B0C4S3S2S1S0Ci1“1”A3A2A1A01111解：解： 利用“加補”的概念，即可將減法用加法來實現(xiàn)。 例例 7 試用全加器完成二進制的乘法功能。解：解： 以兩個二進制數(shù)相乘為例。ABABA0B0B1A1P0P1P2P3C2C1Ci1Ci1&例例 8 試用四位全加器構(gòu)成一位 8

10、421 碼的加法電路。解：解： 兩個 8421 碼相加，其和仍應(yīng)為8421 碼，如不是 8421 碼則結(jié)果錯誤。 產(chǎn)生錯誤的原因是 8421BCD碼為十進制，逢十進一， 而四位二進制是逢十六進一，二者進位關(guān)系不同， 當(dāng)和數(shù)大于 9 時，8421BCD應(yīng)產(chǎn)生進位，而十六進制還不可能產(chǎn)生進位。為此，應(yīng)對結(jié)果進行修正。當(dāng)運算結(jié)果小于等于 9 時，不需修正或加“0”，但當(dāng)結(jié)果大于 9 時，應(yīng)修正讓其產(chǎn)生一個進位，加0110即可。如上述后兩種情況： 故修正電路應(yīng)含一個判 9 電路，當(dāng)和數(shù)大于 9 時對結(jié)果加0110， 小于等于 9 時加0000。 除了上述大于 9 時的情況外，如相加結(jié)果產(chǎn)生了進位位，其

11、結(jié)果必定大于 9， 所以大于 9 的條件為 19194_13234SSSSCSSSSCFS3S20001111012131511141000011110S1S0S3S2S3S1二進制數(shù)與8421碼對應(yīng)表A3A2A1A0B3B2B1B0四位全加器A3A2A1A0B2B1S3S2S1S0C0C0S3S2S1S0C41&四位全加器F圖 4 21 一位 8421BCD碼加法器電路圖 例例 9 試采用四位全加器完成 8421BCD碼到余 3 代碼的轉(zhuǎn)換。A3A2A1A0B3B2B1B0S3S2S1S08421 BCD“1”C4余3代碼C0四位全加器解：解： 由于 8421BCD碼加 0011 即

12、為余 3 代碼，所以其轉(zhuǎn)換電路就是一個加法電路。 例例 10 用全加器實現(xiàn)BCD/B的變換。124810204080124810204080BBBBBBBBD124810204080BBBBBBBBD 式中B為二進制的數(shù)符(0，1)；下標(biāo)為權(quán)值。將上式按權(quán)展開， 則 解解: 現(xiàn)以兩位8421BCD碼轉(zhuǎn)換為二進制碼為例，設(shè)十位數(shù)的 8421BCD碼為B80, B40, B20, B10，個位數(shù)的BCD碼為B8, B4, B2, B1，則兩位十進制數(shù)的 8421BCD碼為:為找出與二進制數(shù)的關(guān)系將上式整理得 01121024203810404208054068012481020408022)(2)

13、(2)(2)(221248)28()416()832()1664(BBBBBBBBBBBBBBBBBBBBD001122334455662222222DDDDDDDDD0=B1D1=B10+B2產(chǎn)生進位位C1D2=B20+B4+C1產(chǎn)生進位位C2D3=B40+B10+B8+C2產(chǎn)生進位位3320804DCCBB3320805DCCBB5806DCB 33CC 和產(chǎn)生進位位44CC 和產(chǎn)生進位位5C01121024203810404208054068022)(2)(2)(2)(22BBBBBBBBBBBBD001122334455662222222DDDDDDDD考慮低位相加時會向高位產(chǎn)生進位位

14、， 2n前的系數(shù)有如下關(guān)系： D0=B1 D1=B10+B2 D2=B20+B4+C1 D3=B40+B10+B8+C23320804DCCBB3320805DCCBB5806DCB 4.3.2 編碼器與譯碼器編碼器與譯碼器 對于二進制來說，最常用的是自然二進制編碼， n位二進制數(shù)共有2n種不同的組合狀態(tài)，編碼就是對2n種狀態(tài)進行人為的數(shù)值（信號）指定，給每一種狀態(tài)指定一個具體的數(shù)值（信號）。1. 編碼器編碼器 用二進制代碼表示具有某種特定含義信號的過程稱為編碼，實現(xiàn)編碼的電路稱為編碼器。 例例11 把 0，1，2，7 這八個數(shù)編成二進制代碼。 01234567編碼電路ABC三位二進制編碼器方

15、框圖 01234567編碼電路ABC（1）三位二進制編碼表 自然數(shù) N二進制代碼 A B C012345670 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1解解:（2）輸出表達式 A=4+5+6+7B=2+3+6+7 C=1+3+5+7（3）邏輯圖 7654321CBAS0111例例12 將十進制數(shù) 0，1，2，9 編為 8421BCD碼。解：解：（1） 8421BCD編碼表 自然數(shù) N 二進制代碼 A B C D01234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01

16、0 0 1（2）輸出表達式 _975319753176327632765476549898DCBA（3）邏輯圖 UCC1234567890SABCD& 集成83優(yōu)先編碼電路74LS148（1）功能表 （2）輸出表達式 1_0_11_11_1_2)7656436421 (76543210)76542543()7654(EAEEEAEECSEAOO&1&1&1&11111111111101234567EIA2A1A0CSEO1234567816151413121110974LS1484567EIA2A1地A00123CSEOUCC優(yōu)先編碼器202122012

17、34567CSA2A1A0EOEI（3）邏輯圖 （5）邏輯符號 （4）管腳排列圖 01234567EIEO低位片A0A1A2CS0123456701234567EIEO高位片A0A1A2CS89 10 11 12 13 14 15CSA3A2A1A0EO& 兩片8-3優(yōu)先編碼器擴展為16-4優(yōu)先編碼器的連接圖 譯碼器可以將每個代碼譯為一個特定的輸出信號，其輸入為編碼信號，對應(yīng)每一組輸入編碼有一條輸出譯碼線，與譯碼器相關(guān)的問題一般是多函數(shù)組合邏輯問題。2. 譯碼器及其應(yīng)用譯碼器及其應(yīng)用 把一組二進制代碼的特定含義譯出來的過程稱為譯碼，實現(xiàn)譯碼的電路稱為譯碼器。三位二進制譯碼器方框圖 1)

18、 二進制譯碼器變量譯碼器。 （1） 譯碼表 A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 自然數(shù) N01234567（2）輸出表達式 ABCCBACBACBACBACBACBACBA76543210_01234567111CBA&（3）邏輯圖 2) 十進制譯碼器0AB0001111014859327600011110CD（1） 譯碼矩陣 （2）輸出表達式 ADDADCBDCBDCBDCBDCBDCBDCBADCBA9876143210_（3）邏輯圖 01234567111CBA891D& 集成譯碼器與前面講述的譯碼器

19、工作原理一樣， 但考慮集成電路的特點，有以下幾個問題。 為了減輕信號的負(fù)載，故集成電路輸入一般都采用緩沖級，這樣外界信號只驅(qū)動一個門。 為了降低功率損耗，譯碼器的輸出端常常是反碼輸出， 即輸出低電位有效。 為了便于擴大功能，增加了一些功能端，如使能端等。 3) 集成譯碼器&01234567111111A2A1A0&E1E2E3三線至八線譯碼器01234567E1E2E3A0A1A2(a)(b) 集成3-8譯碼器(74LS138)00E1E2E3A0A1A21234567()123456708E1E2E3A0A1A21234567()91011121415ABCD使能113 將3

20、8譯碼器擴展成416譯碼器當(dāng)D=1 時， ()片禁止， ()片工作， 輸出由()片決定， (4) 數(shù)字顯示譯碼驅(qū)動電路。數(shù)字顯示譯碼器是不同于上述譯碼器的另一種譯碼。它是用來驅(qū)動數(shù)碼管的MSI。 數(shù)碼管根據(jù)發(fā)光段數(shù)分為七段數(shù)碼管和八段數(shù)碼管，發(fā)光段可以用熒光材料(稱為熒光數(shù)碼管)或是發(fā)光二極管(稱為LED數(shù)碼管)，或是液晶(稱為LCD數(shù)碼管)。通過它，可以將BCD碼變成十進制數(shù)字，并在數(shù)碼管上顯示出來。在數(shù)字式儀表、數(shù)控設(shè)備和微型計算機中是不可缺少的人機聯(lián)系手段。七段數(shù)碼管所顯示的數(shù)字如圖 4 - 37 所示。為了鑒別輸入情況，當(dāng)輸入碼大于 9 時，仍使數(shù)碼管顯示一定圖形。 abcdefg暗0

21、123456781091112131415圖 4 37 七段數(shù)碼管 半導(dǎo)體發(fā)光二極管。 abcdefg圖 4 38 LED數(shù)碼管 MUCC5 V(a)(b)U / V0.4 0.8 1.2 1.6 2.001020304050RI / mA圖 4 39 發(fā)光二極管的伏安特性和驅(qū)動電路(a) 伏安特性； (b) 集成與非門驅(qū)動電路 abcdef5 Vabcdef5 Vg(a)(b)Rg圖 4 - 40LED的兩種接法(a) 共陽極； (b) 共陰極 液晶顯示器件。 液晶顯示器件是一種新型的平板薄型顯示器件。由于它所需驅(qū)動電壓低，工作電流非常小，配合CMOS電路可以組成微功耗系統(tǒng)，故廣泛地用于電子

22、鐘表、電子計算器以及儀器儀表中。 顯示譯碼器。 七段譯碼器abcdefgDCAB圖 4 41 七段顯示譯碼器框圖 0DC0001111011100000001111100011110BACADCBADB圖 4 42 a段的化簡 表表 4 14 真值表真值表 集成時為了擴大功能，增加熄滅輸入信號BI、燈測試信號LT、滅“0”輸入RBI和滅“0”輸出RBO。其功能介紹如下： BI：當(dāng)BI=0 時，不管其它輸入端狀態(tài)如何，七段數(shù)碼管均處于熄滅狀態(tài)，不顯示數(shù)字。 LT：當(dāng)BI=1，LT=0 時，不管輸入DCBA狀態(tài)如何， 七段均發(fā)亮，顯示“8”。它主要用來檢測數(shù)碼管是否損壞。 RBI: 當(dāng)BI=LT=

23、1，RBI=0 時，輸入DCBA為0000， 各段均熄滅，不顯示“0”。而DCBA為其它各種組合時， 正常顯示。 它主要用來熄滅無效的前零和后零。 如 0093.2300，顯然前兩個零和后兩個零均無效，則可使用RBI使之熄滅，顯示93.23。 RBO：當(dāng)本位的“0”熄滅時，RBO=0，在多位顯示系統(tǒng)中，它與下一位的RBI相連，通知下位如果是零也可熄滅。 111RBILTBI/RBODCBAabcdefg&11111111111111&圖 4 43 集成數(shù)字顯示譯碼器74LS48 5) 譯碼器的應(yīng)用 由變量譯碼器可知，它的輸出端就表示一項最小項，而邏輯函數(shù)可以用最小項表示，利用這

24、個特點，可以實現(xiàn)組合邏輯電路的設(shè)計，而不需要經(jīng)過化簡過程。 二進制譯碼器變量譯碼器A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 自然數(shù) N01234567ABCCBACBACBACBACBACBACBA76543210_ 譯碼器實現(xiàn)組合邏輯函數(shù) 例例13 用譯碼器設(shè)計兩個一位二進制數(shù)的全加器。_7_4_2_17421_mmmmmmmmABCCBACBACBAS_7_6_5_37653_1mmmmmmmmABCCBACBACBASi解： 由表 4 - 8(全加器真值表)可得 AiSiCi1全加器BiCi1 Ai Bi C i-1Si

25、C i+10 0 00 0 10 1 00 1 11 0 01 0 01 1 01 1 10 01 01 00 11 00 10 11 1m0m1m2m3m4m5m6m7&CBASCi1圖 4 44 用 3-8 譯碼器組成全加器 例例14 用 4-10譯碼器(8421BCD碼譯碼器)實現(xiàn)單“1”檢測電路。解解 單“1”檢測的函數(shù)式為 _8_4_2_18421_mmmmmmmmDCBADCBADCBADCBAFm0m1m2m3m4m5m6m7m8m9&DCBAF多路分配器D1D2Dm1DmA1A2AnD1D2Dm1Dm(a)(b)FF圖 4 46 數(shù)據(jù)分配器方框圖和開關(guān)比擬圖 譯

26、碼器作為數(shù)據(jù)選擇器 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7A0A1A2E3E2E11I數(shù) 據(jù) 輸 入地 址 輸 入數(shù) 據(jù) 分 配 輸 出74LS138圖 4 47 用74LS138組成八路分配器 譯碼器作為數(shù)據(jù)選擇器 二變量譯碼器 Y3 Y2 Y1 Y0A1A0()()EE()E()E1F 譯碼器產(chǎn)生其它芯片的片選信號 4.3.3 數(shù)據(jù)選擇器及多路分配器數(shù)據(jù)選擇器及多路分配器 1. 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 (b)D1D2數(shù)據(jù)選擇器D1D2DmA1A2An(a)FF邏輯符號單刀多路開關(guān)比擬數(shù)據(jù)選擇器 數(shù)據(jù)選擇器、多路選擇器、MUX 二選一、四選一、八選一、 數(shù)據(jù)輸入端 數(shù)據(jù)輸出端 通道選擇

27、控制信號、選擇信號、地址變量（1） 四選一數(shù)據(jù)選擇器四選一數(shù)據(jù)選擇器 (a)(b)F(c)D0D1D2D3A1A0EFFA1A0D0D1D2D3A0A1&111D3D2D1D0A0A1EFF11地址地址 選通、使能選通、使能 數(shù)據(jù)數(shù)據(jù) 輸出輸出 A1 A0EDF 0 00 11 01 110000D0D3D0D3D0D3D0D30D0D1D2D3_301201101001)(EDAADAADAADAAF1) 二位四選一數(shù)據(jù)選擇器 74LS153；2) 四位二選一數(shù)據(jù)選擇器 74LS150；3) 八選一數(shù)據(jù)選擇器 74LS151；4) 十六選一數(shù)據(jù)選擇器 74LS150。 （2）典型的集

28、成數(shù)據(jù)選擇器 例例15 將四選一數(shù)據(jù)選擇器擴為八選一數(shù)據(jù)選擇器。 解解 用二片四選一和一個反相器、一個或門即可。如圖4-51所示，第三個地址端A2直接接到的使能端，通過反相器接到的使能端。當(dāng)A2=0 時，選中，禁止。 F輸出F1，即從D0D3中選一路輸出；當(dāng)A2=1時，禁止， 選中。F輸出F2, 即從D4D7 中選一路輸出。這一過程可由下表列出： （3）數(shù)據(jù)選擇器的功能擴展例例15 將四選一數(shù)據(jù)選擇器擴為八選一數(shù)據(jù)選擇器。（3）數(shù)據(jù)選擇器的功能擴展實際應(yīng)用中經(jīng)常采用級聯(lián)的方法擴展輸入端，有用使能端和不用使能端兩種方法。1）用使能端進行擴展 用二片四選一和一個反相器、一個或門即可。最高位地址端A

29、2直接接到的使能端，通過反相器接到的使能端。當(dāng)A2=0 時，選中，禁止。 F輸出F1，即從D0D3中選一路輸出；當(dāng)A2=1時，禁止， 選中。F輸出F2, 即從D4D7 中選一路輸出。這一過程可由下表列出： D0D1D2D3EA1A0A1A0D4D5D6D7E1A2FF1F21A1A0D0D1D2D3A1A0D0D1D2D3例例16 將四選一數(shù)據(jù)選擇器擴大為十六選一數(shù)據(jù)選擇器。 由于十六選一有十六個數(shù)據(jù)輸入端，因此至少應(yīng)該有四片四選一數(shù)據(jù)選擇器，利用使能端作為片選端。 片選信號由譯碼器輸出端供給。十六選一應(yīng)該有四個地址端，高兩位作為譯碼器的變量輸入，低兩位作為四選一數(shù)據(jù)選擇器的地址端。電路連接如

30、圖4-52所示。當(dāng)A3A2為00時，選中片，輸出F為D0D3;當(dāng)A3A2為01時， 選中片，輸出F為D4D7; 當(dāng)A3A2為 10 時，選中片， 輸出F為D8D11；當(dāng)A3A2為11時，選中片，輸出F為D12D15。 D0D1D2D3D4D5D6D7D8D9D10D11D12D13D14D15二變量譯碼器A3A2A1A0FE D0D1D2D3A1A0D0D1D2D3EA1A0D0D1D2D3ED0D1D2D3EA1A01D7D6D5D4D3D2D1D0A1A0A2F0F1FD7D6D5D4D3D2D1D0A1A0F0F1D11D10D9D8D15D14D13D12D3D2D1D0F2F3FA3

31、A2(a)(b)D1D0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0A1A0圖4-53 不用使能端且采用二 級級聯(lián)擴展數(shù)據(jù)選擇器(a)四選一擴為八選一；(b)四選一擴為十六選一 2）不用使能端進行擴展2. 數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器的應(yīng)用作為函數(shù)發(fā)生器作為函數(shù)發(fā)生器 四選一數(shù)據(jù)選擇器的輸出公式 iiimDDAADAADAADAAF30301201101001)(mi為A1, A0組成的最小項) (1) 代數(shù)法例例17 用四選一數(shù)據(jù)選擇器實現(xiàn)二變量異或表示式。解解 二變量異或表示式為G0 00 1

32、1 01 10110D0D1D2D3ABiD真值表 0110A1A0FD3D2D1D0A1A0BABAGABG0110 邏輯函數(shù)自變量 數(shù)據(jù)選擇器地址端 邏輯函數(shù)包含mi 數(shù)據(jù)選擇器數(shù)據(jù)輸入 端Di1；邏輯函數(shù)不包含mi 數(shù)據(jù)選擇器數(shù)據(jù)輸入 端Di0； 數(shù)據(jù)選擇器輸出端 邏輯函數(shù)因變量方法：方法： 邏輯函數(shù)自變量個數(shù)與數(shù)據(jù)選擇器地址端個數(shù)相等。四選一數(shù)據(jù)選擇器的輸出公式 iiimDDAADAADAADAAF30301201101001)(mi為A1, A0組成的最小項) 解：解：真值表 0110A1A0FD3D2D1D0A1A0BABAGABG0110 邏輯函數(shù)自變量 數(shù)據(jù)選擇器地址端 邏輯函

33、數(shù)包含mi 數(shù)據(jù)選擇器數(shù)據(jù)輸入 端Di1；邏輯函數(shù)不包含mi 數(shù)據(jù)選擇器數(shù)據(jù)輸入 端Di0； 數(shù)據(jù)選擇器輸出端 邏輯函數(shù)因變量方法：方法： 邏輯函數(shù)自變量個數(shù)與數(shù)據(jù)選擇器地址端個數(shù)相等。例例18 用數(shù)據(jù)選擇器實現(xiàn)三變量多數(shù)表決器。A B CGDi0 0 00 0 10 1 0 0 1 11 0 01 0 11 1 01 1 100010111D0D1D2D3D4D5D6D7 例例18 用數(shù)據(jù)選擇器實現(xiàn)三變量多數(shù)表決器。 三變量多數(shù)表決器真值表及八選一數(shù)據(jù)選擇器功能如表 4 - 17 所示。則 1076534210DDDDDDDDA B CGDi0 0 00 0 10 1 0 0 1 11 0

34、01 0 11 1 01 1 100010111D0D1D2D3D4D5D6D7表表 4 17 真值表真值表 )(0_012012012012_012012012AAAAAAAAAAAAAAAAAAAAAAF與四選一方程對比 由公式確定Di如下： 312212112012DAADAADAADAAF為使F=F則令 1030210DADDDD7D6D5D4D3D2D1D0A0A1A2“1”FD3A0A1FD2D1D0“1”A0(a)(b)A0A1A2A0A1圖 4 55 例 18 電路連接圖 (2) 卡諾圖法。此法比較直觀且簡便，其方法是：首先選定地址變量；然后在卡諾圖上確定地址變量控制范圍，即輸

35、入數(shù)據(jù)區(qū)；最后由數(shù)據(jù)區(qū)確定每一數(shù)據(jù)輸入端的連接。 例例 19 用卡諾圖完成例 18。 解解 由真值表得卡諾圖如圖 4-56 所示，選定A2A1為地址變量。 在控制范圍內(nèi)求得Di數(shù)：D0=0,D1=A0, D2=A0, D3=1。結(jié)果與代數(shù)法所得結(jié)果相同。 D000011110D0D1D3D2D1D3D201A000011110111101A0A2A1A2A1D1 A0D2 A0D3 1D0 0圖 4 56 卡諾圖確定例 18Di端 例例 20 用四選一數(shù)據(jù)選擇器實現(xiàn)如下邏輯函數(shù)：F=(0， 1, 5, 6, 7, 9, 10, 14, 15) 解解 選地址A1A0變量為AB，則變量CD將反映在

36、數(shù)據(jù)輸入端。如圖 4 -57 所示。 1CD000111101110001AB111111110D0 CD1 CDD3 CD2 C D+D0D1D2四選一A1A0ABD3CDCFED0D1D2D3111圖 4 57 用卡諾圖設(shè)計例 20 例例 21 運用數(shù)據(jù)選擇器產(chǎn)生 01101001 序列。 解解 利 用 一 片 八 選 一 數(shù) 據(jù) 選 擇 器 ， 只 需D0=D3=D5=D6=0， D1=D2=D4=D7=1即可產(chǎn)生 01101001 序列，如圖 4 - 58 所示。 (a)(b)0101010101010C0011001100110B0000111100001AFD0D1D2D3D4D5

37、D6D7A2A1A0ABCF“1”“0”E圖 4 58 數(shù)據(jù)選擇器產(chǎn)生序列信號 例例 22 利用數(shù)據(jù)選擇器實現(xiàn)分時傳輸。要求用數(shù)據(jù)選擇器分時傳送四位 8421BCD碼，并譯碼顯示。 解解 一般講，一個數(shù)碼管需要一個七段譯碼顯示器。 我們利用數(shù)據(jù)選擇器組成動態(tài)顯示，這樣若干個數(shù)據(jù)管可共用一片七段譯碼顯示器。 用四片四選一，四位 8421BCD如下連接：個位全送至數(shù)據(jù)選擇器的D0位，十位送D1,百位送D2, 千位送D3。當(dāng)?shù)刂反a為 00 時，數(shù)據(jù)選擇器傳送的是 8421BCD的個位。當(dāng)?shù)刂反a為01、10、11 時分別傳送十位、百位、千位。經(jīng)譯碼后就分別得到個位、十位、百位、千位的七段碼。哪一個數(shù)碼

38、管亮， 受地址碼經(jīng) 2 - 4 譯碼器的輸出控制。當(dāng)A1A0=00時，Y0=0，則個位數(shù)碼管亮。其它依次類推為十位、百位、千位數(shù)碼管亮。邏輯圖如圖4 - 59 所示。 D0A1D1D2D3A0D0A1D1D2D3A0D0A1D1D2D3A0D0A1D1D2D3A01000010001011101七段譯碼器DCBA千位百位十位個位譯碼器Y3Y2Y1Y0A1A0abcdefg圖 4 -59用數(shù)據(jù)選擇器分時傳輸組成動態(tài)譯碼 如當(dāng)A1A0=00時，DCBA=1001，譯碼器Y0=0，則個位顯示9。同理，當(dāng)A1A0=01時，DCBA=0111, Y1=0, 十位顯示 7。A1A0=10 時，DCBA=0

39、000, Y2=0，百位顯示0。A1A0=11時，DCBA=0011, Y3=0，千位顯示 3。只要地址變量變化周期大于25次/s，人的眼睛就無明顯閃爍感。 3.多路分配器多路分配器將一路輸入分配至多路輸出，一般由譯碼器完成。 4.3.4 數(shù)字比較器數(shù)字比較器 1. 一位數(shù)字比較器一位數(shù)字比較器 將兩個一位數(shù)A和B進行大小比較，一般有三種可能： AB, AB, FABF AB3，則可以肯定AB，這時輸出FAB=1;若A3B3， 則可以肯定AB, 這時輸出FAB2,則FAB=1；若A2B2，則FAB”端與“AB, FAB, AB和A=B，如圖4-63所示。這樣，當(dāng)高四位都相等時，就可由低四位來決

40、定兩數(shù)的大小。 74LS85A3B3A2B2A1B1A0B0A7B7A6B6A5B5A4B4FA BFA BFA BA BA BA B74LS85A3B3A2B2A1B1A0B0A3B3A2B2A1B1A0B0FA BFA BFA BA BA BA B1FA BFA BFA B圖 4 63 四位比較器擴展為八位比較器 (2) 并聯(lián)方式擴展。 A BA BA BA15B15 A12B12A BA BA BA BA BA11B11 A8B8A BA BA BA7B7 A4B4A BA BA BA3B3 A0B0A3B3A2B2A1B1A0B0A BA BA BA BA BA B1111A BA BA BFA BFA BFA B圖 4 64 四位比較器擴展為十六位比較器 4.4 組合邏輯電路中的競爭與冒險組合邏輯電路