電子設(shè)計(jì)自動(dòng)化1ppt課件

1、53四、EDA工程實(shí)際根底5、仿真驗(yàn)證任務(wù)量占整個(gè)設(shè)計(jì)的60% 70%主要手段：功能仿真技術(shù)、靜態(tài)時(shí)序分析技術(shù)、方式驗(yàn)證技術(shù)仿真(simulation): 指從電路的描畫籠統(tǒng)出模型，然后將外部鼓勵(lì)信號(hào)或數(shù)據(jù)施加于此模型，經(jīng)過(guò)察看該模型在外部鼓勵(lì)信號(hào)作用下的反響來(lái)判別該電子系統(tǒng)能否到達(dá)了設(shè)計(jì)目的。:54仿真的層次：1. 電路級(jí)仿真仿真對(duì)象是用晶體管、電阻、電容組成的電路網(wǎng)路。工具如：SPICE2. 門級(jí)仿真針對(duì)以邏輯門和功能塊描畫的電路系統(tǒng)。3. 存放器傳輸級(jí)仿真電子系統(tǒng)由存放器、存儲(chǔ)器、總線、運(yùn)算單元等根本單元構(gòu)成，并描畫數(shù)據(jù)在這些元件中流動(dòng)的條件和過(guò)程。4. 高層次仿真(行為仿真)以行為算法

2、和構(gòu)造的混合描畫為對(duì)象。:55仿真驗(yàn)證的充分性：不是100%邏輯仿真存在的問(wèn)題：1仿真輸入數(shù)據(jù)由用戶給出，輸入數(shù)據(jù)的好壞決議了所能查出錯(cuò)誤的多少。2輸出結(jié)果的分析要由有閱歷的人來(lái)進(jìn)行。3由于輸入數(shù)據(jù)難以窮舉，不能保證查出全部錯(cuò)誤。驗(yàn)證是一窮舉逼近過(guò)程。:56仿真的效率問(wèn)題：仿真過(guò)程中，邏輯門一個(gè)數(shù)量級(jí)的添加會(huì)導(dǎo)致仿真所需的周期數(shù)3個(gè)數(shù)量級(jí)的增長(zhǎng)。:四、EDA工程實(shí)際根底6、方式驗(yàn)證方式驗(yàn)證(formal verification): 是利用理論證明的方法和數(shù)學(xué)推導(dǎo)的方法來(lái)驗(yàn)證設(shè)計(jì)結(jié)果的正確性。方式驗(yàn)證基于嚴(yán)密的實(shí)際體系，可處理邏輯仿真存在的問(wèn)題。驗(yàn)證的覆蓋率可達(dá)100%Mentor: Form

3、alPro;Synopsys: Formality;Cadence: FormalCheck57:58方式驗(yàn)證的優(yōu)點(diǎn)：1更早發(fā)現(xiàn)設(shè)計(jì)缺陷，降低周期和本錢。2無(wú)需編寫復(fù)雜的測(cè)試向量。3100%覆蓋率，提高驗(yàn)證質(zhì)量。4可與其它驗(yàn)證方法結(jié)合運(yùn)用。方式驗(yàn)證的缺乏：1只適宜模塊級(jí)或中小系統(tǒng)級(jí)的驗(yàn)證。2驗(yàn)證的完好性取決于特性能否被全面準(zhǔn)確地表達(dá)。:59五、HDL硬件描畫言語(yǔ)1、硬件描畫言語(yǔ)HDL言語(yǔ)是當(dāng)今EDA技術(shù)開(kāi)展的突出代表。是EDA技術(shù)的切入點(diǎn)，是設(shè)計(jì)者與自動(dòng)化工具之間的橋梁。特點(diǎn)：用HDL設(shè)計(jì)電路可以獲得非常籠統(tǒng)的描畫。用HDL描畫電路設(shè)計(jì)，在設(shè)計(jì)的前期就可以完成電路功能級(jí)的驗(yàn)證?？蓪?shí)現(xiàn)邏輯綜合。

4、流行的HDL：VHDL 擅長(zhǎng)更高層設(shè)計(jì)Verilog HDL擅長(zhǎng)更低層設(shè)計(jì):算法級(jí)Algorithmic Level存放器傳輸級(jí)Register Transfer Level門級(jí)Gate Level電路級(jí)Circuit Level60系統(tǒng)級(jí)System LevelVHDLVerilog HDL:VHDLVerilogHDL語(yǔ)言基礎(chǔ)Pascal,AdaC數(shù)據(jù)類型數(shù)據(jù)類型多，用戶自定義類型，嚴(yán)格類型檢查數(shù)據(jù)類型簡(jiǎn)單，無(wú)用戶定義類型，弱類型檢查設(shè)計(jì)重用用Package來(lái)共享函數(shù)、過(guò)程、類型和組件函數(shù)和過(guò)程必須在同一Module內(nèi)，可使用include庫(kù)存儲(chǔ)編譯過(guò)的Entity、Architectur

5、e、Package和Configuration沒(méi)有庫(kù)的概念61VHDL與Verilog HDL的比較：:VHDLVerilogHDL大型設(shè)計(jì)能力Package、Configuration、Generate、Generic無(wú)設(shè)計(jì)層次系統(tǒng)級(jí)至門級(jí)算法級(jí)至電路級(jí)過(guò)程和任務(wù)允許并發(fā)過(guò)程調(diào)用無(wú)結(jié)構(gòu)重復(fù)使用Generate使用Generate測(cè)試平臺(tái)Generic、Configuration很有用文件訪問(wèn)類似硬件操作可讀性煩瑣，更像句子簡(jiǎn)練，類似C易學(xué)性不易學(xué)，同一電路有多種建模方法容易掌握，類似C62:五、HDL硬件描畫言語(yǔ)2、VHDL/Verilog言語(yǔ)的產(chǎn)生及開(kāi)展VHDL：Very High Spe

6、ed Integrated CircuitHardware Description LanguageVHDL由美國(guó)國(guó)防部組織開(kāi)發(fā)兩個(gè)版本：VHDL87VHDL93稱為IEEE1076-1987稱為IEEE1076-199396年 IEEE1076.3 成為綜合規(guī)范最新版本：VHDL201963:64Verilog HDL：1983年由GDA(GateWay Design Automation)公司的Verilog-Phil Moorby所創(chuàng)。 Phil Moorby后來(lái)成為 為Verilog-XL的主要設(shè)計(jì)者和 和Cadence公司的第一個(gè)合伙人。Verilog-19841985年，Moorb

7、y設(shè)計(jì)出了第一個(gè) 個(gè)Verilog-XL的仿真器。1986年，Moorby提出了用于快速門級(jí)仿真的 的XL算法。1990年，Cadence公司收買了 了GDA公司1991年，Cadence公司公開(kāi)發(fā)表 表Verilog言語(yǔ)，成立了OVI(Open Verilog International)組織來(lái)?yè)?dān)任 責(zé)VerilogHDL言語(yǔ)的開(kāi)展。兩個(gè)版本：Verilog HDL IEEE4-2019Verilog HDL IEEE4-2019:65五、HDL硬件描畫言語(yǔ)3、HDL言語(yǔ)的特點(diǎn)優(yōu)點(diǎn)：VHDL/Verilog是一種全方位的硬件描畫語(yǔ)言。具有強(qiáng)大豐富的言語(yǔ)構(gòu)造，系統(tǒng)硬件描述才干強(qiáng)、設(shè)計(jì)效率高；具

8、有較高的籠統(tǒng)描畫、多層次描畫才干；支持庫(kù)和設(shè)計(jì)復(fù)用，支持模塊化設(shè)計(jì)；既可仿真也可綜合。:66一個(gè)可置數(shù)的16位計(jì)數(shù)器的電原理圖：:67用VHDL描畫的可置數(shù)16位計(jì)數(shù)器：:68用Verilog描畫的可置數(shù)16位計(jì)數(shù)器：:69HDL言語(yǔ)可讀性強(qiáng)，易于修正和發(fā)現(xiàn)錯(cuò)誤。具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確。特別是對(duì)HDL源代碼進(jìn)展行為、功能仿真。支持電路描畫由高層到低層的綜合和轉(zhuǎn)換。 HDL言語(yǔ)可實(shí)現(xiàn)與工藝無(wú)關(guān)編程、與器件無(wú)關(guān)設(shè)計(jì)。移植性好。HDL言語(yǔ)規(guī)范、規(guī)范，支持廣泛，易于共享和移植復(fù)用。容易實(shí)現(xiàn)ASIC移植。用于產(chǎn)品開(kāi)發(fā)，上市時(shí)間快，本錢低。:70缺陷：1VHDL放棄對(duì)電路級(jí)實(shí)現(xiàn)的控制，代之

9、籠統(tǒng)、高層描畫。向電路級(jí)描畫的擴(kuò)展任務(wù)正在進(jìn)展Verilog系統(tǒng)級(jí)描畫才干稍弱。出現(xiàn)SystemVerilog等系統(tǒng)級(jí)描畫言語(yǔ)。2HDL不是100%能被綜合。3綜合器綜合出的電路性能不完美。4綜合的效果隨工具的不同而不同。:71五、HDL硬件描畫言語(yǔ)4、HDL言語(yǔ)的開(kāi)發(fā)環(huán)境分為：HDL模擬器仿真器HDL綜合器相應(yīng)軟件：仿真軟件和綜合軟件:72仿真類：Model Tech公司的ModelsimAldec 公司的 Active HDLCadence公司的NC-Verilog、NC-VHDL、NC-SIM綜合類：Synplicity公司的Synplify/Synplify ProSynopsys公司

10、的FPGA compiler 、Design Compiler、Behavior CompilerMentor公司的 LeonardoSpectrum:73Altera 公司：Quartus、Maxplus系列Xilinx 公司：ISE、Foundation、Aillance系列Lattice 公司：ispEXPERT、ispLEVER 系列集成化的開(kāi)發(fā)系統(tǒng)CPLD、FPGA:ASICCPLD/ FPGA邏輯綜合門級(jí)仿真后綜合設(shè)計(jì)確認(rèn)門級(jí)網(wǎng)表輸出自動(dòng)規(guī)劃布線工藝映射存放器傳輸RTL級(jí)描畫后仿真時(shí)序驗(yàn)證RTL級(jí)仿真功能設(shè)計(jì)規(guī)范設(shè)方案分行為級(jí)描畫HDL建模行為級(jí)仿真功能設(shè)計(jì)整合與驗(yàn)證74六、基于F

11、PGA的設(shè)計(jì)流程:75設(shè)計(jì)規(guī)范設(shè)計(jì)規(guī)范描畫設(shè)計(jì)實(shí)現(xiàn)的功能特性。包括：功能、定時(shí)、硅面積、功耗、可測(cè)試性、缺點(diǎn)覆蓋率等設(shè)計(jì)準(zhǔn)那么的詳細(xì)闡明書:76設(shè)方案分劃分過(guò)程：把一個(gè)復(fù)雜設(shè)計(jì)逐漸劃分成較小而且較為簡(jiǎn)單的功能單元。自頂向下設(shè)計(jì)法、分層設(shè)計(jì)法。:77行為級(jí)描畫HDL建模行為級(jí)描畫以HDL等系統(tǒng)級(jí)描畫言語(yǔ)進(jìn)展系統(tǒng)建模。描畫系統(tǒng)功能，而不是硬件電路。行為級(jí)描畫的優(yōu)點(diǎn)：行為級(jí)建模的設(shè)計(jì)步驟：1快速創(chuàng)建一個(gè)設(shè)計(jì)的行為級(jí)原型電路與硬件細(xì)節(jié)無(wú)關(guān)；2驗(yàn)證它的功能；3利用一種綜合工具對(duì)設(shè)計(jì)進(jìn)展優(yōu)化，并將設(shè)計(jì)轉(zhuǎn)換成某種物理工藝。:78行為級(jí)仿真功能方式驗(yàn)證與功能仿真。仿真步驟：1測(cè)試方案擬定2測(cè)試平臺(tái)設(shè)計(jì)3測(cè)試執(zhí)行和模型驗(yàn)證:79存放器傳輸級(jí)RTL描畫與RTL級(jí)仿真為什么需求存放器傳輸級(jí)描畫？存放器傳輸級(jí)描畫的特點(diǎn)：存放器傳輸級(jí)RTL仿真功能:80設(shè)計(jì)整合與驗(yàn)證功能驗(yàn)證正確的子單元，經(jīng)重新整合成一個(gè)完好的系統(tǒng)，必需再驗(yàn)證整個(gè)系統(tǒng)的功能特性。:81邏輯綜合綜合Synthesis：采用EDA工具把硬件的一種描畫方式自動(dòng)轉(zhuǎn)換為另一種描畫方式的過(guò)程。行為綜合、RTL邏輯綜合、幅員綜合綜合過(guò)程：1簡(jiǎn)單轉(zhuǎn)換；2邏輯優(yōu)化:邏輯化簡(jiǎn)、性能優(yōu)化(速度、面積):驗(yàn)門級(jí)仿真后綜合設(shè)計(jì)確認(rèn) 證綜合產(chǎn)生的門級(jí)描畫的功能特性，并與行為模型的呼應(yīng)作比較。行為級(jí)描畫門級(jí)描畫邏輯綜合鼓勵(lì)發(fā)生器后綜合