Verilog-HDL數(shù)字集成電路設(shè)計原理與應(yīng)用-作者-蔡覺平-第1章

1、1第1章 Verilog HDL數(shù)字集成電路設(shè)計方法概述1.1 數(shù)字集成電路的發(fā)展和設(shè)計方法的演變 1.2 硬件描述語言1.3 Verilog HDL的發(fā)展和國際標(biāo)準(zhǔn)1.4 Verilog HDL和VHDL1.5 Verilog HDL在數(shù)字集成電路設(shè)計中的優(yōu)點(diǎn)1.6 功能模塊的可重用性1.7 IP核和知識產(chǎn)權(quán)保護(hù)1.8 Verilog HDL在數(shù)字集成電路設(shè)計流程中的作用 本章小結(jié) 2在線教務(wù)輔導(dǎo)網(wǎng)：在線教務(wù)輔導(dǎo)網(wǎng)：http:/教材其余課件及動畫素材請查閱在線教務(wù)輔導(dǎo)網(wǎng)教材其余課件及動畫素材請查閱在線教務(wù)輔導(dǎo)網(wǎng)QQ:349134187 或者直接輸入下面地址：或者直接輸入下面地址：http:/

2、3從20世紀(jì)60年代開始，數(shù)字集成電路的工藝、制造和設(shè)計技術(shù)飛速發(fā)展，數(shù)字集成電路從最早的真空管和電子管電路，發(fā)展到以硅基半導(dǎo)體為主的集成電路。集成電路的規(guī)模從開始的幾十個邏輯門的小規(guī)模集成電路(Small Scale Integrated，SSI)發(fā)展到單芯片數(shù)千萬個邏輯門的極大規(guī)模集成電路(Ultra Large Scale Integrated, ULSI)，單芯片可以集成幾十億只晶體管(見圖1.1-1)。1.1 數(shù)字集成電路的發(fā)展和設(shè)數(shù)字集成電路的發(fā)展和設(shè)計方法的演變計方法的演變4集成電路設(shè)計單元從起初的分立元件發(fā)展到IP復(fù)用；系統(tǒng)級別由早期的印刷版系統(tǒng)發(fā)展到當(dāng)下最為流行的片上系統(tǒng)(S

3、ystem on Chip，SoC)；采用的65 nm和45 nm工藝技術(shù)已成熟，并迅速向更小尺寸的產(chǎn)品方向發(fā)展；功能方面也從開始的簡單布爾邏輯運(yùn)算發(fā)展到可以每秒處理數(shù)十億次計算的復(fù)雜運(yùn)算，使數(shù)字集成電路在計算機(jī)、通信、圖像等領(lǐng)域得到了廣泛應(yīng)用。5圖1.1-1 數(shù)字集成電路復(fù)雜度趨勢6集成電路工藝制造水平的提高和芯片規(guī)模的擴(kuò)大，使芯片的設(shè)計方法和設(shè)計技術(shù)發(fā)生了很大的變化，如圖1.1-2所示。早期的數(shù)字系統(tǒng)大多采用搭積木式的原理圖設(shè)計方法，通過一些固定功能的器件加上一定的外圍電路構(gòu)成模塊，再由這些模塊進(jìn)一步形成功能電路。這種設(shè)計方式的靈活性差，只適合于中小規(guī)模的集成電路，當(dāng)電路和模塊的規(guī)模增大時

4、，設(shè)計效率會降低。7圖1.1-2 數(shù)字集成電路設(shè)計方法的演變8集成電路的發(fā)展可分為三個主要階段。20世紀(jì)70年代(第一次變革時期)，是以加工制造為主導(dǎo)的IC(Integrated Circuit)產(chǎn)業(yè)發(fā)展的初級階段，主流產(chǎn)品是簡單微處理器(Micro Processor Unit，MPU)、存儲器以及標(biāo)準(zhǔn)通用邏輯電路。這一時期，IC整合元件廠(Integrated Device Manufacturer，IDM)在IC市場中充當(dāng)主要角色，設(shè)計只作為附屬部門而存在。芯片設(shè)計和半導(dǎo)體工藝密切相關(guān)，設(shè)計主要以人工為主，計算機(jī)輔助設(shè)計(Computer Aided Design, CAD)系統(tǒng)僅作為數(shù)

5、據(jù)處理和圖形編程之用。920世紀(jì)80年代(第二次變革時期)是標(biāo)準(zhǔn)工藝加工線(Foundry)公司與IC設(shè)計公司共同發(fā)展的階段，主流產(chǎn)品是MPU、微控制器(Micro Control Unit，MCU)及專用IC(Application-Specific IC，ASIC)。這時，F(xiàn)oundry和IC設(shè)計公司相結(jié)合的方式開始成為集成電路產(chǎn)業(yè)發(fā)展的新模式。這一時期，IC產(chǎn)業(yè)開始進(jìn)入以客戶為導(dǎo)向的階段。首先，標(biāo)準(zhǔn)化功能的IC已難以滿足整機(jī)客戶對系統(tǒng)成本、可靠性等的要求；其次，由于小尺寸加工技術(shù)的進(jìn)步，軟件的硬件化已成為可能，超大規(guī)模集成電路(Very Large Scale Integrated，VL

6、SI)開始成為主流芯片；10再次，隨著電子設(shè)計自動化(Electronic Design Automation，EDA)工具軟件的發(fā)展，采用了元件庫、工藝模擬參數(shù)及其仿真概念等方法，芯片設(shè)計開始進(jìn)入以計算機(jī)為主的抽象化軟件階段，使設(shè)計過程可以獨(dú)立于生產(chǎn)工藝而存在。無生產(chǎn)線的IC設(shè)計公司(Fabless)和設(shè)計部門紛紛建立起來并得到迅速的發(fā)展，同時以制造為主的Foundry工廠也迅速發(fā)展起來。1987年，全球第一個Foundry工廠臺灣積體電路公司成立，它的創(chuàng)始人張忠謀被譽(yù)為“芯片加工之父”。1120世紀(jì)90年代(第三次變革時期)，IC產(chǎn)業(yè)的“四業(yè)”開始分離，功能強(qiáng)大的通用型中央處理器(Cent

7、ral Processing Unit，CPU)和信號處理器(Digital Signal Processing，DSP)成為產(chǎn)業(yè)新的增長點(diǎn)。在這個階段，芯片廠商認(rèn)識到，越來越龐大的集成電路產(chǎn)業(yè)體系并不利于整個IC產(chǎn)業(yè)的發(fā)展，“分”才能精，“整合”才成優(yōu)勢。于是，IC產(chǎn)業(yè)結(jié)構(gòu)向高度專業(yè)化轉(zhuǎn)化成為一種趨勢，開始形成了設(shè)計業(yè)、制造業(yè)、封裝業(yè)、測試業(yè)獨(dú)立成行的局面，全球IC產(chǎn)業(yè)的發(fā)展越來越顯示出這種結(jié)構(gòu)的優(yōu)勢。12進(jìn)入21世紀(jì)，IC產(chǎn)業(yè)的發(fā)展速度更是驚人，基于市場和社會發(fā)展的需要，數(shù)字集成電路正向多元化發(fā)展。在芯片的市場需求方面，移動通信、多媒體技術(shù)等應(yīng)用的迅速發(fā)展，使具有特定功能的差異化專用芯片取

8、代通用型芯片，逐漸成為數(shù)字IC的主要增長點(diǎn)。在技術(shù)方面，出現(xiàn)了新的發(fā)展方向。首先，CMOS模擬技術(shù)的發(fā)展使得數(shù)?；旌蠁涡酒杉夹g(shù)迅速發(fā)展，在設(shè)計和成本方面體現(xiàn)了巨大優(yōu)勢；13其次，應(yīng)用需求使得存儲器在USLI芯片中的作用越來越明顯，高密度存儲器及其SoC設(shè)計成為設(shè)計的熱點(diǎn)；再次，單芯片規(guī)模的擴(kuò)大使得單純依靠提升頻率的發(fā)展路線出現(xiàn)技術(shù)瓶頸，大規(guī)模多內(nèi)核處理器結(jié)構(gòu)成為通用型芯片和SoC芯片的主流設(shè)計方式。在設(shè)計方法方面，采用功能復(fù)用IP(Intelligent Property)的設(shè)計方式成為IC設(shè)計和商業(yè)化的一種主要方式，極大提高了ULSI芯片的設(shè)計效率和可擴(kuò)展性。14隨著集成電路規(guī)模的迅速擴(kuò)

9、大和復(fù)雜度的不斷提高，芯片設(shè)計和制造成本不斷提高，設(shè)計、測試和制造工藝中的環(huán)節(jié)增加，使相應(yīng)的設(shè)計過程變得越來越復(fù)雜，因此，設(shè)計者希望通過某種手段提高數(shù)字集成電路的設(shè)計、驗證的效率和可靠性。集成電路單元從起初的分立元件到單元，然后到寄存器傳輸級，再到IP復(fù)用技術(shù)；系統(tǒng)級別由原先的印刷版系統(tǒng)到當(dāng)下最為流行的SoC片上系統(tǒng)。由圖1.1-1可以看出，數(shù)字集成電路技術(shù)的發(fā)展速度基本符合摩爾定律，芯片上晶體管的集成數(shù)目以每三年翻兩番的速度增長。15超大規(guī)模集成電路的發(fā)展給設(shè)計者和開發(fā)者提出了一系列問題，如高層次綜合、數(shù)?；旌想娐访枋?、仿真驗證與形式驗證等自動驗證手段、數(shù)字電路的超深亞微米效應(yīng)，以及設(shè)計重用

10、等。這些問題給EDA技術(shù)的發(fā)展提出了一系列新的課題。為了從更高的抽象層次開展設(shè)計工作，增強(qiáng)元件模型的可重用性，提高硬件描述設(shè)計效率，提出了采用硬件描述語言(Hardware Description Language，HDL)進(jìn)行數(shù)字集成電路設(shè)計。如何自動化、高效率地進(jìn)行數(shù)字電路的設(shè)計，是HDL語言產(chǎn)生的出發(fā)點(diǎn)，也是其進(jìn)一步完善和發(fā)展的目標(biāo)。16C、FORTRAN、Pascal等程序化設(shè)計語言，極大地提高了計算機(jī)軟件程序設(shè)計的效率和可靠性。因此，在硬件設(shè)計領(lǐng)域，設(shè)計人員也希望采用程序化設(shè)計語言來進(jìn)行硬件電路的設(shè)計。為此，產(chǎn)生了硬件描述語言HDL。HDL是一種高級程序設(shè)計語言，通過對數(shù)字電路和系統(tǒng)

11、的語言描述，可以對數(shù)字集成電路進(jìn)行設(shè)計和驗證。1.2 硬件描述語言硬件描述語言17利用HDL語言，數(shù)字集成電路設(shè)計工程師可以根據(jù)電路結(jié)構(gòu)的特點(diǎn)，采用層次化的設(shè)計結(jié)構(gòu)，將抽象的邏輯功能用電路的方式進(jìn)行實(shí)現(xiàn)。為了提高HDL對數(shù)字電路設(shè)計、綜合和仿真的能力，Mentor、Cadence、Synopsys等公司提供了功能強(qiáng)大的電子設(shè)計自動化(Electronic Design Automation，EDA)工具，可以將HDL程序綜合成為網(wǎng)表，通過自動布局布線工具把網(wǎng)表轉(zhuǎn)換為具體電路布線結(jié)構(gòu)，用于專用集成電路(Application Specific Integrated Circuit，ASIC)和現(xiàn)

12、場可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)的實(shí)現(xiàn)。18HDL語言發(fā)展至今，產(chǎn)生了很多種對于數(shù)字集成電路的描述性設(shè)計語言，并成功地應(yīng)用于設(shè)計的各個階段(建模、仿真、驗證和綜合等)。20世紀(jì)80年代至今，已出現(xiàn)了上百種硬件描述語言，它們對設(shè)計自動化起到了極大的促進(jìn)和推動作用，主要有Gateway Design Automation公司提出的Verilog HDL、美國國防部高級研究計劃局(DARPA)設(shè)計的VHDL、美國國防部RPASSP(Rapid Prototyping of Application Specification Signal Proc

13、essing)計劃提出的基于面向?qū)ο蟮腛O VHDL(Object Oriented VHDL)、美國杜克大學(xué)的DE VHDL(Duke Extended VHDL)19和美國電氣和電子工程師協(xié)會(Institute of Electrical and Electronics Engineers，IEEE)支持的VITAL等。 Verilog HDL和VHDL語言是目前主要的兩種HDL語言，并分別在1995年和1987年被采納為IEEE國際標(biāo)準(zhǔn)，廣泛用于數(shù)字集成電路的設(shè)計和驗證領(lǐng)域。20Verilog HDL是一種常用的硬件描述語言，可以從系統(tǒng)級、電路級、門級到開關(guān)級等抽象層次，進(jìn)行數(shù)字電路系

14、統(tǒng)的建模、設(shè)計和驗證工作。利用該語言可以設(shè)計出簡單的門級電路，甚至功能完整的數(shù)字電路系統(tǒng)。1.3 Verilog HDL的發(fā)展和國際的發(fā)展和國際標(biāo)準(zhǔn)標(biāo)準(zhǔn)21從Verilog HDL的設(shè)計初始到目前的廣泛應(yīng)用，經(jīng)歷了近30年的發(fā)展歷程，其功能也由最初的模擬集成電路設(shè)計發(fā)展到數(shù)字和模擬電路設(shè)計(見圖1.3-1)，它已經(jīng)成為數(shù)字電路和數(shù)字集成電路中使用最為廣泛的設(shè)計語言。Verilog HDL語言最初是由Gateway Design Automation(GDA)公司于1983年為其模擬器產(chǎn)品開發(fā)的硬件建模語言。作為一種便于使用的專用設(shè)計語言，Verilog HDL被廣泛用于模擬集成電路和仿真器中，

15、并逐漸為眾多設(shè)計者所接受。在隨后的幾年，Verilog HDL開始在數(shù)字電路設(shè)計領(lǐng)域廣泛使用。221987年，Synopsys公司開始使用Verilog HDL語言作為綜合工具的輸入，為在數(shù)字集成電路上的應(yīng)用提供了EDA綜合工具，提高了電路描述性設(shè)計方式的效率。23圖1.3-1 Verilog HDL 的發(fā)展歷史241989年Cadence公司收購了GDA公司，Verilog HDL語言成為Cadence公司的專有設(shè)計語言。為了在更大范圍內(nèi)推廣和使用Verilog HDL，1990年Cadence公司決定公開Verilog HDL語言，于是成立了OVI(Open Verilog Interna

16、tional)組織，負(fù)責(zé)促進(jìn)Verilog HDL語言的發(fā)展。1993年，幾乎所有ASIC廠商都開始支持Verilog HDL，并且認(rèn)為Verilog HDL-XL是最好的仿真器。同時，OVI組織推出Verilog HDL 2.0規(guī)范，IEEE接受了將其作為IEEE標(biāo)準(zhǔn)的提案。自此，Verilog HDL正式成為數(shù)字集成電路的設(shè)計語言標(biāo)準(zhǔn)(見表1.3-1)。25表1.3-1 Verilog HDL國際標(biāo)準(zhǔn)261995年底，IEEE制定了第一個Verilog HDL語言標(biāo)準(zhǔn)Verilog IEEE 1364-1995。在此基礎(chǔ)上，于2001年又增加了部分功能，并制定了較為完善的標(biāo)準(zhǔn)Verilog

17、 IEEE 1364-2001。目前在數(shù)字集成電路方面主要采用的就是這兩個標(biāo)準(zhǔn)所規(guī)定的程序語法和設(shè)計規(guī)范。Verilog HDL在數(shù)字集成電路設(shè)計上的優(yōu)越性，使其在硬件設(shè)計領(lǐng)域得到了廣泛的應(yīng)用和發(fā)展。在模擬電路設(shè)計方面，基于IEEE 1364 Verilog HDL規(guī)范，提出了模擬電路行業(yè)的標(biāo)準(zhǔn)建模語言Verilog-A，以提高模擬集成電路的程序化設(shè)計能力。27在系統(tǒng)級設(shè)計方面，傳統(tǒng)的設(shè)計方法采用C語言等高級軟件語言進(jìn)行數(shù)學(xué)模型的建立和分析，通過定點(diǎn)化設(shè)計，將數(shù)學(xué)模型轉(zhuǎn)變成電路模型，最后采用HDL語言進(jìn)行電路設(shè)計。這種方法的缺點(diǎn)是，數(shù)學(xué)模型的建立和電路設(shè)計是獨(dú)立的，從而導(dǎo)致設(shè)計周期長、需要的人

18、員和軟件多，且存在重復(fù)性的工作等問題。研究和開發(fā)人員希望能將數(shù)學(xué)模型直接用于數(shù)字集成電路的設(shè)計，以提高集成電路的設(shè)計效率，這就給EDA工具廠商提出了新的要求。28為了滿足這一要求，2005年誕生了System Verilog IEEE 1800-2005標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)建立在Verilog HDL語言的基礎(chǔ)上，在系統(tǒng)層次上增強(qiáng)了模型建立和驗證的功能，是IEEE1364 Verilog-2001標(biāo)準(zhǔn)的擴(kuò)展，向下兼容Verilog-2001，并將成為下一代硬件設(shè)計和驗證的語言。在功能設(shè)計方面，Verilog HDL采用描述性建模方式，通過行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)性描述等方式，可以對電路、輸入信號激勵

19、和響應(yīng)監(jiān)控方式進(jìn)行設(shè)計。同時，提供編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運(yùn)行。29Verilog HDL語言定義了完善的語法規(guī)則，對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。它從C語言中繼承了多種操作符和結(jié)構(gòu)，具有較強(qiáng)的擴(kuò)展建模能力。Verilog HDL語言的核心子集相對緊湊，可以滿足大多數(shù)建模應(yīng)用的要求，容易學(xué)習(xí)和掌握。當(dāng)然，應(yīng)用于數(shù)字集成電路設(shè)計的較為完整的Verilog HDL語言還有很多的語法規(guī)則和使用方式，需要進(jìn)一步學(xué)習(xí)。本書主要針對Verilog HDL基本語法規(guī)則和數(shù)字集成電路設(shè)計進(jìn)行講述，更為專業(yè)和細(xì)致的內(nèi)容需要參照相關(guān)的國際標(biāo)準(zhǔn)

20、和EDA工具的功能說明，以應(yīng)對越來越復(fù)雜的數(shù)字集成電路芯片設(shè)計和驗證工作。30目前，最為常用的硬件描述語言有兩種，分別是Verilog HDL 和 VHDL(VHSIC Hardware Description Language)。其中，VHSIC是Very High Speed Integrated Circuit的縮寫，故VHDL準(zhǔn)確的中文譯名應(yīng)為甚高速集成電路的硬件描述語言。1.4 Verilog HDL和和VHDL31Verilog HDL和VHDL都是完備的HDL設(shè)計和驗證語言，具有完整的設(shè)計方法和設(shè)計規(guī)范。它們可以設(shè)計和驗證超大規(guī)模數(shù)字集成電路，并且都已成為IEEE標(biāo)準(zhǔn)。選用哪種語

21、言進(jìn)行數(shù)字集成電路開發(fā)，主要取決于設(shè)計單位的基礎(chǔ)、計劃采用的設(shè)計方案和EDA工具。這兩種HDL語言具有較多的共同特點(diǎn)：(1) 能形式化地抽象表示電路的行為和結(jié)構(gòu)；(2) 支持邏輯設(shè)計中層次與范圍的描述；(3) 可借用高級語言的精巧結(jié)構(gòu)來簡化電路行為的描述，具有電路仿真與驗證機(jī)制，以保證設(shè)計的正確性；32(4) 支持電路描述由高層到底層的綜合轉(zhuǎn)換；(5) 硬件描述與實(shí)現(xiàn)工藝無關(guān)(有關(guān)工藝參數(shù)可通過語言提供的屬性包括進(jìn)去)；(6) 便于文檔管理；(7) 易于理解和設(shè)計重用。但是作為兩種不同的標(biāo)準(zhǔn)化HDL語言，Verilog HDL和VHDL在設(shè)計方法和范圍方面也有一些各自的特點(diǎn)。33(1) 在設(shè)計

22、方法方面，VHDL語言語法結(jié)構(gòu)緊湊、靈活性差、設(shè)計規(guī)則繁瑣，初學(xué)者需要用較長時間掌握它。由于語法規(guī)則嚴(yán)謹(jǐn)性高，VHDL可綜合性和代碼一致性很強(qiáng)，適用于規(guī)模較大的數(shù)字集成電路系統(tǒng)設(shè)計。而Verilog HDL語言的語法結(jié)構(gòu)和設(shè)計方式靈活，初學(xué)者對語言掌握的難度較小，設(shè)計也較容易進(jìn)行綜合和驗證。但是由于設(shè)計代碼風(fēng)格的多樣性，當(dāng)數(shù)字電路規(guī)模較大時，代碼的管理和系統(tǒng)設(shè)計難度較大。當(dāng)然，作為經(jīng)驗豐富的數(shù)字電路設(shè)計工程師，采用何種語言進(jìn)行設(shè)計的關(guān)鍵在于對語言和電路的掌握能力和對設(shè)計規(guī)范的理解程度。34為了發(fā)揮兩種設(shè)計語言在設(shè)計方面各自的優(yōu)勢，EDA工具廠商提供了Verilog HDL和VHDL語言的混合設(shè)

23、計、驗證和綜合方法。因此，設(shè)計人員只需掌握其中一種HDL語言即可。(2) 在設(shè)計范圍方面，Verilog HDL和VHDL語言有一個顯著的區(qū)別：Verilog HDL可以描述系統(tǒng)級(System)、算法級(Algorithm)、寄存器傳輸級(RTL)、門級(Gate)和開關(guān)級(Switch)電路，而VHDL則不具備開關(guān)級電路描述能力。在FPGA和CPLD等用戶可配置數(shù)字電路設(shè)計中，由于最小可配置電路是門級電路，35沒有開關(guān)級可配置電路，因此兩種語言的設(shè)計能力相當(dāng)。但是在專用數(shù)字集成電路設(shè)計和開關(guān)級描述方面，Verilog HDL語言的設(shè)計范圍比VHDL略大一些。圖1.4-1是Verilog H

24、DL和VHDL在電路建模能力方面的比較。隨著數(shù)字集成電路工藝和設(shè)計方法的快速發(fā)展，這兩種設(shè)計語言也在不斷豐富和改進(jìn)，以滿足更大、更高速、更復(fù)雜的數(shù)字集成電路系統(tǒng)設(shè)計的要求。36圖1.4-1 Verilog HDL和VHDL建模能力比較37在數(shù)字集成電路出現(xiàn)的最初幾十年中，數(shù)字邏輯電路和系統(tǒng)的設(shè)計規(guī)模較小，復(fù)雜度也低。ASIC、FPGA和CPLD的設(shè)計工作采用廠家提供的專用電路圖工具，通過連接線將定制電路單元進(jìn)行互連實(shí)現(xiàn)。隨著電路規(guī)模的增加，設(shè)計人員通常要花費(fèi)很多的時間做大量重復(fù)的手工布線工作，同時為了達(dá)到設(shè)計目標(biāo)，對于大量定制單元電路要分廠熟悉。這種低效率的設(shè)計方式持續(xù)了很長時間。1.5 Ve

25、rilog HDL在數(shù)字集成電在數(shù)字集成電路設(shè)計中的優(yōu)點(diǎn)路設(shè)計中的優(yōu)點(diǎn)38Verilog HDL語言和EDA工具的出現(xiàn)和發(fā)展，通過運(yùn)用高效率的描述性語言和強(qiáng)大的仿真綜合工具，使設(shè)計人員將注意力集中于系統(tǒng)、算法和電路結(jié)構(gòu)上，極大地提高了設(shè)計輸入和驗證的效率。作為最廣泛采用的HDL語言，Verilog HDL在硬件描述方面的效率高、靈活性強(qiáng)。圖1.5-1中的(a)和(b)分別是4位和32位總線與邏輯的原理圖設(shè)計和Verilog HDL語言描述方式的對比。39圖1.5-1 組合邏輯電路原理圖設(shè)計和Verilog HDL語言描述方式對比40圖1.5-2 時序邏輯電路原理圖設(shè)計和Verilog HDL語

26、言描述方式對比41圖1.5-1和圖1.5-2分別是典型的組合邏輯電路和時序邏輯電路。從這兩個例子可以看到，Verilog HDL在設(shè)計方面有兩個突出的能力。第一，可以用較少的語句描述較為復(fù)雜的電路。圖1.5-1和圖1.5-2中采用一條有效語句即實(shí)現(xiàn)了電路設(shè)計。第二，Verilog HDL具有極為靈活的可擴(kuò)展特性。圖1.5-1中，Verilog HDL僅需修改總線的位寬，即可將4位總線與邏輯轉(zhuǎn)變?yōu)?2位總線與邏輯。圖1.5-2中僅需改變移位信號的長度，就可以實(shí)現(xiàn)不同長度移位寄存器設(shè)計。通過這兩個例子可以看到，Verilog HDL極大地提高了原理圖設(shè)計的效率，同時提高了設(shè)計的靈活性和對電路設(shè)計的

27、有效管理。42HDL語言的標(biāo)準(zhǔn)化極大地擴(kuò)展了Verilog HDL和VHDL語言的使用范圍，并增強(qiáng)了其通用性。目前絕大多數(shù)的數(shù)字集成電路和FPGA的開發(fā)采用了HDL 語言。這使得Verilog HDL和VHDL的功能模塊積累得越來越多，同時也極大地提高了功能模塊的可重用性。由于模塊的可重用性對于硬件電路開發(fā)效率的提高至關(guān)重要，因此業(yè)界提出了數(shù)字集成電路的軟核、硬核和固核的概念。1.6 功能模塊的可重用性功能模塊的可重用性43軟核(Soft Core)一般是指經(jīng)過功能驗證、5000門以上的可綜合Verilog HDL或VHDL模型。軟核通常與設(shè)計方法和電路所采用的工藝無關(guān)，具有很強(qiáng)的可綜合性和可

28、重用性。由軟核構(gòu)成的器件稱為虛擬器件，通過EDA綜合工具可以把它與其它數(shù)字邏輯電路結(jié)合起來，構(gòu)成新的功能電路。軟核的可重用性大大縮短了設(shè)計周期，提高了復(fù)雜電路的設(shè)計能力。固核(FirmCore)通常是指在FPGA器件上，經(jīng)過綜合驗證、大于5000門的電路網(wǎng)表文件。44硬核(HardCore)通常是指在ASIC器件上，經(jīng)過驗證，正確的、大于5000門的電路結(jié)構(gòu)版圖掩模。軟核、固核和硬核是目前數(shù)字集成電路功能單元模塊在不同層級使用的三種形式。由于“軟核”采用可讀性較高的可綜合HDL語言實(shí)現(xiàn)，因此其可維護(hù)性和可重用性程度高，使用也更加靈活和便捷。固核和硬核是針對不同芯片平臺的功能單元，性能穩(wěn)定，不易

29、修改。商用“軟核”通常都有針對不同芯片和工藝而定制的“硬核”和“固核”，可以從不同層次提高數(shù)字電路功能模塊的可重用性。45目前國際設(shè)計領(lǐng)域正試圖通過建立相應(yīng)的標(biāo)準(zhǔn)化組織，推廣和規(guī)范軟核的使用方式，如虛擬接口聯(lián)盟(Virtual Socket Interface Alliance)希望對接口的標(biāo)準(zhǔn)化來提高HDL語言設(shè)計模塊的可重用性。46軟核的產(chǎn)生和推廣，為集成電路的設(shè)計和開發(fā)提供了一種新的商業(yè)模式，采用HDL語言的可綜合代碼已成為集成電路和系統(tǒng)產(chǎn)業(yè)中的重要產(chǎn)品?，F(xiàn)在，超大規(guī)模的ASIC和FPGA設(shè)計更多采用的是不同公司功能模塊的組合，通過開發(fā)特定功能的部件電路，形成具有特定功能的芯片和系統(tǒng)。相

30、應(yīng)的內(nèi)核成為各個公司重要的資產(chǎn)，并擁有特殊的知識產(chǎn)權(quán)。1.7 IP核和知識產(chǎn)權(quán)保護(hù)核和知識產(chǎn)權(quán)保護(hù)47IP核是具有知識產(chǎn)權(quán)核的集成電路芯核的總稱，是經(jīng)過反復(fù)驗證過的、具有特定功能的宏模塊，且該模塊與芯片制造工藝無關(guān)，可以移植到不同的半導(dǎo)體工藝中。到了SoC階段，向用戶提供IP核服務(wù)已經(jīng)成為可編程邏輯器件提供商的重要任務(wù)。在SoC芯片的設(shè)計生產(chǎn)過程中，芯片的生產(chǎn)廠家只需根據(jù)設(shè)計需要購入相應(yīng)功能的IP核，再將這些IP核按照設(shè)計要求進(jìn)行組合，即可完成所需特定功能的設(shè)計，如圖1.7-1所示。這樣可以大大減少設(shè)計人力的投入并降低風(fēng)險，縮短設(shè)計周期，確保產(chǎn)品質(zhì)量。48圖1.7-1 采用IP模式進(jìn)行開發(fā)的SoC設(shè)計49對于可編程提供商來說，能夠提供的IP核越豐富，用戶的設(shè)計就會越方便，其市場占有率就越高?，F(xiàn)在，IP核已經(jīng)成為系統(tǒng)設(shè)計的基本單元，并作為獨(dú)立設(shè)計成果被交換、轉(zhuǎn)讓和銷售。目前，全球最大的IP設(shè)計公司是英國的ARM公司，通過IP的市場推廣，不同性能的ARM被廣泛用于通信、計算機(jī)、媒體控制器、工業(yè)芯片中，極大地提高了設(shè)計的效率。這種商業(yè)模式為集成電路的