EDA技術與VHDL程序設計基礎教程習題答案

1、EDA技術與VHDL程序設計基礎教程習題答案第1章 EDA習題答案1.8.1填空1.EDA的英文全稱是Electronic Design Automation2.EDA技術經歷了計算機輔助設計CAD階段、計算機輔助工程設計CAE階段、現代電子系統(tǒng)設計自動化EDA階段三個發(fā)展階段3. EDA技術的應用可概括為PCB設計、ASIC設計、CPLD/FPGA設計三個方向4.目前比較流行的主流廠家的EDA軟件有Quartus II、ISE、ModelSim、ispLEVER5.常用的設計輸入方式有原理圖輸入、文本輸入、狀態(tài)機輸入6.常用的硬件描述語言有 VHDL、Verilog 7.邏輯綜合后生成的網表

2、文件為 EDIF 8.布局布線主要完成 將綜合器生成的網表文件轉換成所需的下載文件 9.時序仿真較功能仿真多考慮了器件的物理模型參數 10.常用的第三方EDA工具軟件有Synplify/Synplify Pro、Leonardo Spectrum1.8.2選擇1.EDA技術發(fā)展歷程的正確描述為（A）A CAD->CAE->EDAB EDA->CAD->CAEC EDA->CAE->CADD CAE->CAD->EDA2.Altera的第四代EDA集成開發(fā)環(huán)境為（C）A ModelsimB MUX+Plus IIC Quartus IID ISE3

3、.下列EDA工具中，支持狀態(tài)圖輸入方式的是（B）A Quartus IIB ISEC ispDesignEXPERTD Syplify Pro4.下列幾種仿真中考慮了物理模型參數的仿真是（A）A 時序仿真B 功能仿真C 行為仿真D 邏輯仿真5.下列描述EDA工程設計流程正確的是（C）A輸入->綜合->布線->下載->仿真B布線->仿真->下載->輸入->綜合C輸入->綜合->布線->仿真->下載D輸入->仿真->綜合->布線->下載6.下列編程語言中不屬于硬件描述語言的是（D）A VHDLB Ver

4、ilogC ABELD PHP1.8.3問答1.結合本章學習的知識，簡述什么是EDA技術？談談自己對EDA技術的認識？答：EDA（Electronic Design Automation）工程是現代電子信息工程領域中一門發(fā)展迅速的新技術。2.簡要介紹EDA技術的發(fā)展歷程？答：現代EDA技術是20世紀90年代初從計算機輔助設計、輔助制造和輔助測試等工程概念發(fā)展而來的。它的成熟主要經歷了計算機輔助設計（CAD，Computer Aided Design）、計算機輔助工程設計（CAED，Computer Aided Engineering Design）和電子設計自動化（EDA，Electronic

5、 System Design Automation）三個階段。3.什么是SOC？什么是SOPC？答：SOC （ System on Chip，片上系統(tǒng)）SOPC（System on a Programmable Chip，片上可編程系統(tǒng))4.對目標器件為CPLD/FPGA的VHDL設計，主要有幾個步驟？每步的作用和結果分別是什么？答：一個完整的EDA工程通常要涉及到系統(tǒng)建模、邏輯綜合、故障測試、功能仿真、時序分析、形式驗證等內容。而對于設計工程師而言，系統(tǒng)建模中的器件模型有生產廠商給出，工程師只需要完成系統(tǒng)設計、邏輯綜合、布局布線、仿真驗證和下載測試幾個步驟。5.簡述ASIC設計和CPLD/F

6、PGA設計的區(qū)別？答：專用集成電路(ASIC)采用硬接線的固定模式，而現場可編程門陣列 (FPGA)則采用可配置芯片的方法，二者差別迥異?？删幊唐骷悄壳暗男律α?，混合技術也將在未來發(fā)揮作用。6.闡述行為仿真、功能仿真和時序仿真的區(qū)別？答：行為仿真只考慮邏輯功能。功能仿真僅僅完成了對VHDL所描述電路的邏輯功能進行測試模擬，以觀察其實現的功能是否滿足設計需求，因而仿真過程并不涉及任何具體器件的硬件特性。時序仿真則是比較接近真實器件運行的仿真，在仿真過程中已經對器件的物理模型參數做了恰當的考慮，所以仿真精度要高得多。7.詳細描述EDA設計的整個流程？答：系統(tǒng)規(guī)格制定（Define Specif

7、ication） 設計描述（Design Description） 功能驗證（Function Verification） 邏輯電路合成（Logic synthesis） 邏輯門層次的電路功能驗證（Gate-Level Netlist Verification） 配置與繞線（Place and Routing） 繞線后的電路功能驗證（Post Layout Verification）8.為什么要進行硬件電路的后仿真驗證和測試？答：后仿真考慮了實際器件的模型參數，能夠更好的模擬實際電路工作狀態(tài)。測試是檢驗設計合格的最直接的方式。第2章 EDA習題答案2.8.1填空1.可編程邏輯器件的英文全稱是

8、Programmable Logic Device 2.可編程邏輯器件技術經歷了 PROM 、 PLA 、 PAL 三個發(fā)展階段3. CPLD的基本結構包括 可編程邏輯陣列塊 、 輸入/輸出塊 、 互聯資源 三個部分4.目前市場份額較大的生產可編程邏輯器件的公司有 Altera 、 Xillinx 、Lattice5.根據器件應用技術FPGA可分為基于SRAM編程的FPGA、基于反熔絲編程的FPGA6. 快速通道/互聯通道包括行互連、列互聯、 邏輯陣列塊 、 邏輯單元 7.常用的的FPGA配置方式為 主動串行 、 主動并行 、 菊花鏈 8.實際項目中，實現FPGA的配置常常需要附加一片 EPR

9、OM 9.球狀封裝的英文縮寫為 BGA 10.CPLD/FPGA選型時主要考慮的因素有器件邏輯資源、芯片速度、功耗、 封裝 2.8.2選擇1. 在下列可編程邏輯器件中，不屬于高密度可編程邏輯器件的是（D）A EPLD B CPLDC FPGAD PAL2. 在下列可編程邏輯器件中，屬于易失性器件的是（D）A EPLDB CPLDC FPGAD PAL3.下列邏輯部件中不屬于Altera公司CPLD的是（A）A通用邏輯塊（GLB）B可編程連線陣列（PIA）C輸入輸出控制（I/O）D邏輯陣列塊（LAB）4.下列邏輯部件中不屬于Lattice公司CPLD的是（D）A通用邏輯塊（GLB）B全局布線區(qū)（

10、GRP）C輸出布線區(qū)（ORP）D邏輯陣列塊（LAB）5.下列FPGA中不屬于Xilinx公司產品的是（D）A XC4000B VirtexC SpartanD Cyclong6. 下列FPGA中不屬于Alter公司產品的是（B）A FLEX 10KB VirtexC StratixD Cyclone7.下列配置方式不屬于FPGA配置模式的是（D）A主動串行配置模式B被動串行配置模式C主動并行配置模式D被動從屬配置模式8.下列因素中通常不屬于CPLD/FPGA選型條件的是（D）A 邏輯資源B 功耗和封裝C 價格和速度D 產地2.8.3問答1.結合本章學習的知識，簡述CPLD的基本結構？答：雖然C

11、PLD種類繁多、特點各異，共同之處總結起來可以概括為三個部分： 可編程邏輯陣列塊； 輸入/輸出塊； 互聯資源；其中，可編程邏輯陣列塊類似于一個低密度的PAL/GAL，包括乘積項的與陣列、乘積項分配和邏輯宏單元等。乘積項與陣列定義了每個宏單元乘積項的數量和每個邏輯塊乘積項的最大容量，能有效的實現各種邏輯功能。2.結合本章學習的知識，簡述FPGA的基本結構？答：基于SRAM編程的FPGA以Xilinx的邏輯單元陣列（LCA，Logic Cell Array）為例，基本結構如圖2-20所示。圖2-20 FPGA的基本機構反熔絲技術FPGA器件的邏輯結構采用基于多路選擇器的基本邏輯單元，配置數據放在反

12、熔絲開關矩陣中，通過編程使部分反熔絲介質擊穿，導通開關從而實現器件的編程。如圖2-21所示圖2-21 反熔絲技術的FPGA結構3.基于SRAM編程的FPGA有哪些特征？優(yōu)缺點？答：FPGA器件的優(yōu)點： 可以反復編程，對于一般規(guī)模的器件，上電幾十毫秒就可以完成配置數據的加載； 開發(fā)設計不需要專門的編程器； 與CMOS工藝的存儲器兼容，價格較低；FPGA器件的缺點： 由于器件掉電后SRAM容易丟失配置數據，因而常常在FPGA外部添加一個制度春初期PROM或EPROM來保存這些配置數據，從而給配置數據的保密帶來了困難； 器件內部可編程連線和邏輯定義通過大量的傳輸門開關實現，從而導致電阻變大，傳遞信號

13、的速度收到影響，限制工作頻率；4.簡述MAX7000器件的結構及特點？答：5.簡述ispLSI2000器件的結構及特點？答：6.簡述FLEX10K器件的結構及特點？答：7.簡述XC4000器件的結構及特點？答：8.闡述FPGA配置幾種方式？答： 主動串行配置模式（AS）； 被動串行配置模式（PS）； 主動并行配置模式（AP）； 被動并行同步配置模式（PPS）； 被動并行異步配置模式（PPA）； 被動串行異步配置模式（PSA）； 菊花鏈配置模式； JTAG配置模式；9.如何選用CPLD和FPGA？答：CPLD/FPGA的選擇主要根據項目本身的需要，對于規(guī)模不大且產量不高的應用，通常使用CPLD比

14、較好。對與大規(guī)模的邏輯設計、AIC設計或單片系統(tǒng)的設計，則多采用FPGA。從邏輯規(guī)模上講FPGA覆蓋了邏輯門書50002000000門的大中規(guī)模。目前，FPGA的主要應用有三個方面： 直接使用與電路系統(tǒng)； 硬拷貝； 邏輯驗證；由上可知，FPGA和CPLD的選擇需要根據具體系統(tǒng)的性能、成本、安全等需求進行折中，制定一個性價比高的方案具有非常重要的意義。10.MAX7000S器件的I/O控制塊共有幾種工作方式？答：I/O控制塊允許每個I/O引腳單獨地配置成輸入/輸出和雙向工作方式。11.宏單元的觸發(fā)器有幾種時鐘控制方式？答：觸發(fā)器完成D型、JK型或T型等邏輯功能。12.簡述EAB的工作原理？嵌入式

15、陣列塊是一種在輸入/輸出端口帶有觸發(fā)器的RAM電路。它由可編程設置的RAM、輸入/輸出D觸發(fā)器、局部互聯通道、控制邏輯電路和輸出電路組成。EAB可以用來實現不同的存儲功能和復雜的邏輯功能。第3章 EDA習題答案3.7.1填空1.HDL主要有 ABEL-HDL 、 AHDL 、 VHDL 、 Verilog 四種。2.VHDL的IEEE標準為IEEE STD 1076-1993。3.VHDL實體由實體說明語句（ENTITY）、類屬說明語句（GENERIC）、端口說明語句（PORT）、結束語句（END）組成。4.VHDL結構體由結構體說明語句、功能描述語句組成。5.VHDL標識符有 短標識符、 擴

16、展標識符兩種。6.VHDL中的對象是指 常量 、 變量 、 信號 、 文件 。7.VHDL中數據類型轉換可以采用類型標記法、函數轉換法、常數轉換法。8.VHDL定義的基本數據類型包括整數、實數、位、位矢量、布爾、字符、字符串、自然數、時間、錯誤類型十種。9.VHDL有邏輯運算符、關系運算符、算術運算符、并置運算四類操作符。10.VHDL有 行為級 、 門級 、 數據流 、 混合型 四種描述風格。11.VHDL的順序語句只能出現在進程（PROCESS）、過程（PROCEDURE）和函數（FUNCTION）中，是按照書寫順序自上而下，一條一條執(zhí)行。12.VHDL的進程（process）語句是由順序

17、語句組成的，但其本身卻是并行執(zhí)行的。3.7.2選擇1、一個實體可以擁有一個或多個  （C、D）A. 設計實體              B. 結構體                 C. 輸入       &#

18、160;      D. 輸出 2、在VHDL中用（D）來把特定的結構體關聯到一個確定的實體。A.  輸入            B. 輸出             C.  綜合           

19、  D. 配置3、在下列標識符中，（C）是VHDL合法的標識符A.  4h_add           B. h_adde_              C.  h_adder             D._h_adde4

20、、在下列標識符中，（D）是VHDL錯誤的標識符A.  4h_add            B. h_adde4              C.  h_adder_4           D._h_adde5、在VHDL中為目標變量賦值符號為

21、 （C）A.               B. <               C.  ：=             D.  =：  6、在VHDL語言中，用語句（B）表示檢

22、測到時鐘clk的上升沿A.  clkevent                        B. clkevent and clk = 1C.  clk = 0               

23、0;         D.  clkevent and clk = 07、在VHDL的并行語句之間中，只能用（C）來傳送信息A. 變量                 B.  變量和信號             

24、;    C. 信號                    D.  常量 8、VHDL塊語句是并行語句結構，它的內部是由（A）語句構成的A. 并行和順序             B.  順序    &

25、#160;             C. 并行                D.  任何9、若S1為”1010”, S2為”0101”，下面程序執(zhí)行后，outValue輸出結果為（D）。library ieee;use ieee.std_logic_1164.all;entity ex is  &

26、#160; port(S1: in std_logic_vector(3 downto 0);        S2: in std_logic_vector(0 to 3);        outValue: out std_logic_vector(3 downto 0);End ex;architecture rtl of ex isbegin      outValue(3 downto 0) <= (S

27、1(2 downto 0) and not S2(1 to 3) &  (S1(3) xor S2(0) ;end rtl;  A、 “0101”       B、 “0100”       C、“0001”         D、“0000”    10、假設輸入信號a=“6”，b=“E”，則以下程序執(zhí)行后，c的值為（B）。

28、60;    entity logic is      port(      a，b : in  std_logic_vector(3 downto 0);              c : out        std_logic_vector(7 downto 0); 

29、60;    end logic;      architecture a of logic is      begin            c(0) <= not a(0);            c(2 downto 1) <= a(2 downto

30、1)  and  b(2 downto 1);              c(3) <= '1'  xor  b(3) ;            c(7 downto 4) <= "1111" when (a (2)= b(2)  else  "0000"

31、60;     end a; A  “F8”    B“FF”     C“F7”        D“0F”11.下圖中，正確表示INOUT結構的是（C）12進入進程，即激活進程，需要激勵（C）A進程外的變量 B進程內的變量 C 進程的敏感信號 D進程外的信號第4章 EDA習題答案4.6.1填空1.通過QuartusII軟件利用VHDL完成一個設計需要經過設計的輸入、綜合、適配、仿真測試和編程下載五個步驟。

32、2.Quartus II軟件提供的Viewer工具有RTL Viewer、Technology Map Viewer、State Machine Viewer三種。3.嵌入式邏輯分析儀將測得的樣本信號暫存于目標器件中的嵌入式RAM中，然后通過器件的JTAG端口將采樣的信息傳出，送入計算機進行顯示和分析。4. LPM功能模塊內容豐富，每一模塊的功能、參數含義、使用方法、硬件描述語言模塊參數設置和調用方法都可以在Quartus II的幫助文檔中查到。5.LPM_ROM宏模塊支持的初始化數據文件有 mif 和 hex 兩種。4.6.2選擇1.下列VHDL輸入方法中，QuartusII不支持的是（C）

33、A HDL文本輸入方式B原理圖輸入方式C狀態(tài)圖輸入方式D混合輸入方式2.下列操作步驟中，不屬于SignalTapII的為（C）A調入待測信號B設置SignalTap II的參數C編譯下載D輸入SignalTap II的采樣數值3.下列模塊中不輸入LPM宏單元的是（D）A LPM_ROMB LPM_RAMC LPM_FIFOD FIR4. 下列操作步驟中，不屬于時序仿真的為（C）A設置仿真時間區(qū)域B導入欲觀察的信號節(jié)點C編輯激勵信號D設置SignalTap II的參數第5章 EDA習題答案5.5.1填空1.所謂組合邏輯電路是指：在任何時刻，邏輯電路的輸出狀態(tài)只取決于電路各輸入信號的組合，而與電路

34、的原有狀態(tài)無關。2.在分析門級組合電路時，一般需要先從 卡諾圖 寫出邏輯函數式。3.在設計門級組合電路時，一般需要根據設計要求列出 布爾表達式 ，再寫出邏輯函數式。4.基本譯碼電路除了完成譯碼功能外，還能實現 邏輯 和 組合 功能。5.利用串行輸入、并行輸出的移位寄存器可以方便的實現 串并變換 。6.寄存器按照功能不同可分為兩類 只讀 寄存器和 隨機 寄存器。7.數字電路按照是否有記憶功能通?？煞譃閮深?組合電路 、 時序電路 。8.由四位移位寄存器構成的順序脈沖發(fā)生器可產生 16 個順序脈沖。9. 觸發(fā)器 是組成寄存器和移位寄存器的基本單元電器，而一個觸發(fā)器可存放 1 位二進制代碼，一個n位

35、的數碼寄存器和移位寄存器需由 n個觸發(fā)器組成。10.常見的觸發(fā)器有 JK觸發(fā)器 、 T觸發(fā)器 、 D觸發(fā)器 和 RS觸發(fā)器 。5.5.2選擇1、同步計數器和異步計數器比較，同步計數器的顯著優(yōu)點是（A）A.工作速度高 B.觸發(fā)器利用率高 C.電路簡單 D.不受時鐘CP控制。2、下列邏輯電路中為時序邏輯電路的是（C）A.變量譯碼器 B.加法器 C.數碼寄存器 D.數據選擇器3、N個觸發(fā)器可以構成最大計數長度（進制數）為（D）的計數器。A.N B.2N C.N2 D.2N4、N個觸發(fā)器可以構成能寄存（B）位二進制數碼的寄存器。A.N-1 B.N C.N+1 D.2N5.T觸發(fā)器特性方程( C )。A

36、 B C D 6.優(yōu)先編碼器的編碼（A ）。A 是唯一的 B 不是唯一的C 有時唯一，有時不唯一 D A、B、C都不對7.兩個開關控制一盞燈，只有兩個開關都閉合時燈才不亮，則該電路的邏輯關系是(A)。A與非 B或非 C同或 D異或8.已知F=ABC+CD，選出下列可以肯定使F=0的取值（D）A ABC=011 B BC=11 C CD=10 D BCD=1119.2004個1連續(xù)異或的結果是（A）。A 0 B 1 C 不唯一 D 邏輯概念錯誤10.用不同數制的數字來表示2004，位數最少的是（D）。A 二進制 B 八進制 C 十進制 D 十六進制第6章 EDA習題答案6.4.1填空1.VHDL

37、語句可以分為 并 行和 串 行兩類。2.VHDL用于仿真驗證的高級并行語句主要有塊語句、生成語句、報告語句、 并行斷言語句和 過程調用語句 。3. VHDL用于仿真驗證的高級順序語句主要有延時語句（WAIT）、退出語句（EXIT）、返回語句（RETURN）、繼續(xù)語句（NEXT）和空語句（NULL）。4.塊語句（BLOCK）實現的是從 結構體形式 上的劃分，并非 功能 上的劃分。5.生成語句（GENERATE）由 說明語句 、 生成方式 、 并行語句 和 BEGIN-END 四部分組成。6. REPORT語句是 報告相關信息 的語句，類似于C語言中的printf語句。7. VHDL中的斷言語句主

38、要用于程序調試、時序仿真的人機對話，屬于不可綜合語句，綜合中被忽略而不會生成邏輯電路，只用于檢測某些電路模型是否正常工作等。8.過程調用語句屬于VHDL 子程序 的一種類型。 子程序 是一個VHDL程序模塊，利用順序語句來定義和完成算法，應用它能更有效地完成重復性的設計工作。9. 在進程中，當程序執(zhí)行到WAIT語句時，運行程序將被 掛起 ，直到滿足此語句設置的 條件后，才重新開始執(zhí)行進程或過程中的程序。10. NEXT語句主要用于在 LOOP 語句執(zhí)行中進行有條件的或無條件的 轉向 控制。6.4.2選擇1、除了塊語句（BLOCK）之外，下列語句同樣也可以將結構體的并行描述分成多個層次的是（A）

39、A.元件例化語句（COMPONENT） B.生成語句（GENERATE） C.報告語句（REPORT） D.空操作語句（NULL）2、以下不是生成語句（GENERATE）組成部分的為（D）A.生成方式 B.說明部分 C.并行語句 D.報告語句（REPORT）3、斷言語句對錯誤的判斷級別最高的是（D）。A. Note（通報） B. Warning（警告） C. Error（錯誤） D. Failure（失?。?、下列選項中不屬于過程調用語句（PROCEDURE）參量表中可定義的流向模式的為（D） A.IN B.INOUT C.OUT D.LINE5、下列選項中不屬于等待語句（WAIT）書寫方式的

40、為( C )。A WAIT B WAIT ON 信號表C WAIT UNTILL 條件表達式 D WAIT FOR 時間表達式6、下列選項中不屬于NEXT語句書寫方式的為（D ）。A NEXT B NEXT LOOP 標號C NEXT LOOP 標號WHEN 條件表達式 D NEXT LOOP 標號CASE 條件表達式 7. 下列選項中不屬于EXIT語句書寫方式的為（ D ）。A EXIT B EXIT LOOP 標號C EXIT LOOP 標號WHEN 條件表達式 D EXIT LOOP 標號CASE 條件表達式 8.下列語句中完全不屬于順序語句的是（C）A WAIT語句 B NEXT語句C

41、 ASSERT語句D REPORT9. 下列語句中不完全屬于并行語句的是（C）。A REPORT語句B BLOCK語句 C ASSERT語句D REPORT10. 以下不是并行斷言語句（ASSERTE）組成部分的為（D）。A ASSERT B REPORT C SEVERITY D EXIT第7章 EDA習題答案7.10.1填空1.VHDL常用的預定義屬性有 數值屬性 、 函數屬性 、 類型屬性 、 范圍屬性 和 信號屬性 5大類。2.VHDL的數值屬性有 數值類型 、 數值數組 和 數值塊 3大類。3. VHDL的函數屬性有 函數數值 、 函數數組 和 函數信號 3種。4. VHDL語言總共

42、定義了 DELAYED、 STABLE 、 QUIET 和 TRANSACTION 4種信號屬性供設計者使用。5. 數據類型屬性（Type Attributes）主要用于返回指定類型或子類型的基本（BASE）類型（Type）。6.數據區(qū)間的屬性函數又稱為 范圍屬性 用于返回 有限制 的指定數組類型的范圍。7. 延遲 是VHDL仿真中最重要的特性設置，為建立精確的 延時模型，甚至可以不使用VHDL仿真器得到更接近實際的結果。8.仿真周期包括敏感條件成立或等待條件成立、更新進程中的信號值和執(zhí)行每一個被激活的進程，直到被再次掛起3部分。9.VHDL系統(tǒng)的仿真延遲分為 慣性延時 和 傳輸延時 2種。7

43、.10.2選擇1、下列屬性描述中不屬于VHDL屬性的是（B）A. 數值屬性（Value Attributes）B. 過程屬性（Process Attributes）C. 函數屬性（Function Attributes）D. 信號屬性（Signal Attributes）2、下列屬性描述中不屬于數值類型屬性的是（C）A. Type_nameHighB. Type_nameLowC. Type_nameMiddleD. Type_nameLeft3、下列屬性描述中不屬于函數數組屬性的是（C）A. Array_nameLEFT（n）B. Array_nameHigh（n）C. Array_name

44、Middle（n）D. Array_nameLow（n）4、下列屬性描述中不屬于函數信號屬性的是（C）A. Signal_nameEVENTB. Signal_nameACTIVEC. Signal_nameFIRST_EVENTD. Signal_nameLAST_ACTIVE5、下列屬性描述中不屬于信號屬性的是（D）A. 帶DELAYED（time）屬性的信號B. 帶STABLE(time)屬性的信號SIGNALC. 帶QUIET (time)屬性的信號SIGNALD. 帶TRANSITION屬性的信號SIGNAL6、下列過程不屬于仿真周期的是（C）A. 敏感條件成立或等待條件成立B. 更

45、新進程中的信號值C. 退出被激活的進程D. 執(zhí)行每一個被激活的進程，直到被再次掛起第8章 EDA習題答案8.8.1填空1.VHDL語言的庫可以分為 設計庫 、 工作庫 和 資源庫。2.程序包是一種使包體中的 元件 、 函數 和 類型說明 對其他設計單元是“可見”、可調用的設計單元。3.VHDL常用的程序包有 STD 、 TEXTIO、 STD_LOGIC_1164 、NUMERIC_STD和NUMERIC_BIT。4.TEXTIO程序包允許設計者讀出或寫入格式化的 格式化的文本文件、過程和函數。5.元件例化和設計實體的連接可以采用默認連接、 默認配置 、 配置說明 和 元件配置 4種方式來實現。6.子程序有兩種類型，即 過程 和 函數 。7. 函數重載允許設計者用同一個名字寫多個函數，但變量數、變量的類型和返回值可能是不同的。8. 運算符的重載允許設計者對 不同類型的對象 進行相同的運算，從而解決了這些運算不在運算符定義范圍之內的問題。8.8.2選擇1、下列庫中不屬于VHDL語言默認庫的是（D）A.設計庫 B.資源庫 C.工作庫 D.自定義庫2、下列程序包中不屬于VHDL資源庫的是（D）A. STD_LOGIC_1164B. NUMERIC_STDC. MATH_REALD.IEEE3、下列函數中不屬于TEXT