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認(rèn)證類型：個(gè)人認(rèn)證

認(rèn)證主體：雷**（實(shí)名認(rèn)證）

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IP屬地：湖北 上傳時(shí)間：2021-12-15 格式：PPT 頁數(shù)：67 大?。?.05MB 積分：28 舉報(bào) 版權(quán)申訴

1、EDAEDA技術(shù)技術(shù)實(shí)用教程實(shí)用教程 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 2.1 2.1 概概 述述輸 入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出圖圖2-1 基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖2.1.1 可編程邏輯器件的發(fā)展歷程可編程邏輯器件的發(fā)展歷程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改進(jìn)的改進(jìn)的 PAL 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SoPC2.1.2

2、可編程邏輯器件的分類可編程邏輯器件的分類圖圖2-2 按集成度按集成度(PLD)分類分類 可編程邏輯器件（PLD） 簡(jiǎn)單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA 2.1.2 可編程邏輯器件的分類可編程邏輯器件的分類按結(jié)構(gòu)上分類：按結(jié)構(gòu)上分類：按編程工藝上分類：按編程工藝上分類：乘積項(xiàng)結(jié)構(gòu)器件。乘積項(xiàng)結(jié)構(gòu)器件。其基本結(jié)構(gòu)為其基本結(jié)構(gòu)為“與與或陣列或陣列”器件，器件，大部分簡(jiǎn)單大部分簡(jiǎn)單PLD和和CPLD都屬于此范疇都屬于此范疇。查找表結(jié)構(gòu)器件。查找表結(jié)構(gòu)器件。由簡(jiǎn)單的查找表組由簡(jiǎn)單的查找表組成可編程門，再構(gòu)成可編程門，再構(gòu)成陣列形式。成陣列形式。FPGA屬于此類

3、器件屬于此類器件熔絲（熔絲（Fuse）型：型：OTP類型類型反熔絲（反熔絲（Antifuse）型：型：OTP類型類型EPROM型：紫外線擦除電型：紫外線擦除電可編程邏輯器件?？删幊踢壿嬈骷EPROM型：電可擦寫編程型：電可擦寫編程器件。器件。SRAM型：型：SRAM查找表結(jié)查找表結(jié)構(gòu)的器件。易失型器件。構(gòu)的器件。易失型器件。2.2 簡(jiǎn)單簡(jiǎn)單PLD原理原理2.2.1 電路符號(hào)表示電路符號(hào)表示圖圖2-3 常用邏輯門符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照常用邏輯門符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照2.2.1 電路符號(hào)表示電路符號(hào)表示圖圖2-4PLD的互補(bǔ)緩沖器的互補(bǔ)緩沖器 圖圖2-5 PLD的互補(bǔ)輸入的互補(bǔ)輸入 圖圖2

4、-6 PLD中與陣列表示中與陣列表示圖圖2-7 PLD中或陣列的表示中或陣列的表示 圖圖2-8 陣列線連接表示陣列線連接表示 2.2.2 PROM地 址譯 碼 器存 儲(chǔ) 單 元陣 列0A1A1nA0W1W1pW0F1F1mFnp2圖圖2-9 PROM基本結(jié)構(gòu)：基本結(jié)構(gòu)：0111201110110.AAAWAAAWAAAWnnnnPROM中的地址譯碼器完成中的地址譯碼器完成PROM存儲(chǔ)陣列的行的選擇，其邏輯函數(shù)是：存儲(chǔ)陣列的行的選擇，其邏輯函數(shù)是：2.2.2 PROM上述幾式可以看成是邏輯與運(yùn)算，那么就可以把上述幾式可以看成是邏輯與運(yùn)算，那么就可以把PROM的地址譯碼器看的地址譯碼器看成是一個(gè)與

5、陣列。成是一個(gè)與陣列。與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp201,011, 111, 1101 ,011 , 111 , 1100,010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp邏輯函數(shù)表示：邏輯函數(shù)表示：2.2.2 PROM說明：說明：P2n,而而Mp-1,m-1是存儲(chǔ)單元陣列第是存儲(chǔ)單元陣列第m-1列列p-1行行單元的值，在這里單元的值，在這里MX,Y是可以編程的。是可以編程的。PROM可以表示為可以表示為PLD陣列圖，以陣列圖，以42PROM為例，為例，實(shí)現(xiàn)實(shí)現(xiàn)1位半加器的邏輯運(yùn)算。位半加器的邏輯運(yùn)算。1

6、010AACAASPROM只能用于組合邏輯電路的可編程用途上，輸入只能用于組合邏輯電路的可編程用途上，輸入變量的增加會(huì)引起存儲(chǔ)容量的增加，這種增加是按變量的增加會(huì)引起存儲(chǔ)容量的增加，這種增加是按2的的冪次增加的，多輸入變量的組合電路函數(shù)是不適合用冪次增加的，多輸入變量的組合電路函數(shù)是不適合用單個(gè)單個(gè)PROM來編程表達(dá)的。來編程表達(dá)的。2.2.2 PROM圖圖2-11 PROM表達(dá)的表達(dá)的PLD圖陣列圖陣列與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F圖圖2-12 用用PROM完成半加器邏輯陣列完成半加器邏輯陣列與 陣 列 （ 固 定 ）或 陣 列（ 可 編 程 ）0A1A1A1

7、A0A0A1F0F2.2.3 PLA圖2-13 PLA邏輯陣列示意圖邏輯陣列示意圖與 陣 列 （ 可 編 程 ）或 陣 列（ 可 編 程 ）0A1A1A1A0A0A1F0F2.2.3 PLA圖圖2-14 PLA與與 PROM的比較的比較0A1A1F0F2A2F0A1A1F0F2A2F上圖的上圖的63PLA與與83PROM的比較，兩者在大部分實(shí)際應(yīng)用中的比較，兩者在大部分實(shí)際應(yīng)用中，可以實(shí)現(xiàn)相同的邏輯功能，但節(jié)省了資源。，可以實(shí)現(xiàn)相同的邏輯功能，但節(jié)省了資源。2.2.3 PLA PROM實(shí)現(xiàn)組合邏輯函數(shù)在輸入變量增多時(shí)，實(shí)現(xiàn)組合邏輯函數(shù)在輸入變量增多時(shí)，PROM的存儲(chǔ)單元的存儲(chǔ)單元利用率大大降低

8、，利用率大大降低，PROM的與陣列是全譯碼器，產(chǎn)生了全部最小項(xiàng)，的與陣列是全譯碼器，產(chǎn)生了全部最小項(xiàng)，在實(shí)際應(yīng)用時(shí)，絕大多數(shù)組合邏輯函數(shù)并不需要所有的最小項(xiàng)。在實(shí)際應(yīng)用時(shí)，絕大多數(shù)組合邏輯函數(shù)并不需要所有的最小項(xiàng)。 PLA則是與陣列和或陣列都可編程，任何組合邏輯函數(shù)都可以采用則是與陣列和或陣列都可編程，任何組合邏輯函數(shù)都可以采用PLA來實(shí)現(xiàn)，但在實(shí)現(xiàn)時(shí)，由于與陣列不采用全譯碼的方式，標(biāo)準(zhǔn)的與來實(shí)現(xiàn)，但在實(shí)現(xiàn)時(shí)，由于與陣列不采用全譯碼的方式，標(biāo)準(zhǔn)的與或表達(dá)式已不適用。因此需要把邏輯函數(shù)化為最簡(jiǎn)的與或表達(dá)式，然后或表達(dá)式已不適用。因此需要把邏輯函數(shù)化為最簡(jiǎn)的與或表達(dá)式，然后用可編程的與陣列構(gòu)成與項(xiàng)

9、，用可編程或陣列構(gòu)成與項(xiàng)的或運(yùn)算。在有用可編程的與陣列構(gòu)成與項(xiàng)，用可編程或陣列構(gòu)成與項(xiàng)的或運(yùn)算。在有多個(gè)輸出時(shí)，要盡量利用公共的與項(xiàng)，以提高陣列的利用率。多個(gè)輸出時(shí)，要盡量利用公共的與項(xiàng)，以提高陣列的利用率。 雖然雖然PLA的利用率較高，可是需要有邏輯函數(shù)的與或最簡(jiǎn)表達(dá)式，的利用率較高，可是需要有邏輯函數(shù)的與或最簡(jiǎn)表達(dá)式，對(duì)于多輸出函數(shù)需要提取、利用公共的與項(xiàng)，涉及的軟件算法比較復(fù)雜對(duì)于多輸出函數(shù)需要提取、利用公共的與項(xiàng)，涉及的軟件算法比較復(fù)雜；PLA的兩個(gè)陣列均可編程，使編程后器件的運(yùn)行速度下降了。的兩個(gè)陣列均可編程，使編程后器件的運(yùn)行速度下降了。2.2.4 PAL0A1A1F0F0A1A1

10、F0F 圖2-15PAL結(jié)構(gòu)：結(jié)構(gòu)：圖圖2-16 PAL的常用表示：的常用表示：2.2.4 PAL PAL（可編程陣列邏輯）的結(jié)構(gòu)與可編程陣列邏輯）的結(jié)構(gòu)與PLA相似，也包含相似，也包含與陣列、或陣列，但是或陣列是固定的，只有與陣列可與陣列、或陣列，但是或陣列是固定的，只有與陣列可編程，從而避免了編程，從而避免了PLA存在的一些問題。上圖中的存在的一些問題。上圖中的PAL只允許有只允許有2個(gè)乘積項(xiàng)，對(duì)于多個(gè)乘積項(xiàng)，個(gè)乘積項(xiàng)，對(duì)于多個(gè)乘積項(xiàng)，PAL通過輸出反通過輸出反饋和互連的方式解決，即允許輸出端的信號(hào)再饋入下一饋和互連的方式解決，即允許輸出端的信號(hào)再饋入下一個(gè)陣列。個(gè)陣列。 上述提到的可編程

11、結(jié)構(gòu)只能解決組合邏輯的可編程問上述提到的可編程結(jié)構(gòu)只能解決組合邏輯的可編程問題，所以只要再加上鎖存器、觸發(fā)器等輸出寄存器單元題，所以只要再加上鎖存器、觸發(fā)器等輸出寄存器單元后，就可以實(shí)現(xiàn)時(shí)序邏輯電路的可編程，如下圖所示：后，就可以實(shí)現(xiàn)時(shí)序邏輯電路的可編程，如下圖所示： PAL一般采用熔絲工藝生產(chǎn)，一次可編程，修改不方一般采用熔絲工藝生產(chǎn)，一次可編程，修改不方便。現(xiàn)今，在中小規(guī)?？删幊虘?yīng)用領(lǐng)域，便?，F(xiàn)今，在中小規(guī)?？删幊虘?yīng)用領(lǐng)域，PAL已被已被GAL取代。取代。2.2.4 PAL11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0

12、619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 78121115 1619 2023 2427 2831圖圖2-17 一種一種PAL16V8的部分結(jié)構(gòu)圖的部分結(jié)構(gòu)圖2.2.5 GAL2071 90 34 781 21 11 51 61 92 02 32 42 72 83 11381 51 8O L M CO L M C41 62 31 752 43 11 6O L M CO L M C63 23 91 574 04 71 4O L M CO L M

13、C84 85 51 395 66 31 2O L M CO L M C1 1I / C L KIIIIIIIII / O EI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QI / O / QC L KO E圖圖2-18 GAL16V8的結(jié)構(gòu)圖的結(jié)構(gòu)圖GAL： General Array Logic Device最多有8個(gè)或項(xiàng)，每個(gè)或項(xiàng)最多有32個(gè)與項(xiàng)EPLDErasable Programmable Logic Device2.2.5 GAL邏輯宏單元輸入/輸出口輸入口時(shí)鐘信號(hào)輸入三態(tài)控制可編程與陣列固定或陣列GAL

14、16V82.2.5 GAL圖圖2-19寄存器輸出結(jié)構(gòu)寄存器輸出結(jié)構(gòu)圖圖2-20寄存器模式組合雙向輸出結(jié)構(gòu)寄存器模式組合雙向輸出結(jié)構(gòu)2.2.5 GAL圖圖2-21 組合輸出雙向結(jié)構(gòu)組合輸出雙向結(jié)構(gòu)圖圖2-22 復(fù)合型組合輸出結(jié)構(gòu)復(fù)合型組合輸出結(jié)構(gòu)2.2.5 GAL圖圖2-23 反饋輸入結(jié)構(gòu)反饋輸入結(jié)構(gòu)圖圖2-24輸出反饋結(jié)構(gòu)輸出反饋結(jié)構(gòu)2.2.5 GAL圖圖2-25 簡(jiǎn)單模式輸出結(jié)構(gòu)簡(jiǎn)單模式輸出結(jié)構(gòu)2.3 CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理簡(jiǎn)介：簡(jiǎn)介： 簡(jiǎn)單簡(jiǎn)單PLD結(jié)構(gòu)的結(jié)構(gòu)的PLD器件基本已被淘汰，只有器件基本已被淘汰，只有GAL還應(yīng)還應(yīng)用在中小規(guī)模數(shù)字邏輯方面?，F(xiàn)在的可編程邏輯器件以大規(guī)

15、用在中小規(guī)模數(shù)字邏輯方面?，F(xiàn)在的可編程邏輯器件以大規(guī)模、超大規(guī)模集成電路工藝制造的模、超大規(guī)模集成電路工藝制造的CPLD、FPGA為主。為主。 早期早期CPLD是從是從GAL的結(jié)構(gòu)擴(kuò)展而來，但針對(duì)的結(jié)構(gòu)擴(kuò)展而來，但針對(duì)GAL的缺的缺點(diǎn)進(jìn)行了改進(jìn)，以點(diǎn)進(jìn)行了改進(jìn)，以MAX7000為例。為例。MAX7000包含包含32到到256個(gè)個(gè)宏單元，如下圖所示。多個(gè)宏單元組成一個(gè)邏輯陣列塊（宏單元，如下圖所示。多個(gè)宏單元組成一個(gè)邏輯陣列塊（Logic Array Block，LAB）。）。每個(gè)宏單元含有一個(gè)可編程的每個(gè)宏單元含有一個(gè)可編程的“與與”陣列和固定的陣列和固定的“或或”陣列，以及一個(gè)可配置寄存器。

16、陣列，以及一個(gè)可配置寄存器。每個(gè)宏單元共享擴(kuò)展乘積項(xiàng)和高速并聯(lián)擴(kuò)展乘積項(xiàng)，它們可每個(gè)宏單元共享擴(kuò)展乘積項(xiàng)和高速并聯(lián)擴(kuò)展乘積項(xiàng)，它們可向每個(gè)宏單元提供多達(dá)向每個(gè)宏單元提供多達(dá)32個(gè)乘積項(xiàng)，以構(gòu)成復(fù)雜的邏輯函數(shù)個(gè)乘積項(xiàng)，以構(gòu)成復(fù)雜的邏輯函數(shù)。2.3 CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理圖圖2-26 MAX7000系列的單個(gè)宏單元結(jié)構(gòu)系列的單個(gè)宏單元結(jié)構(gòu)邏輯陣列通往 I/O模塊PRNCLRNENA全局清零共享邏輯擴(kuò)展項(xiàng)清零時(shí)鐘清零選擇寄存器旁路并行擴(kuò)展項(xiàng)通往 PIA乘積項(xiàng)選擇矩陣來自 I/O引腳全局時(shí)鐘QDEN來自來自 PIA的的 36個(gè)信號(hào)個(gè)信號(hào)快速輸入選擇快速輸入選擇22.3 CPLD結(jié)構(gòu)與工作

17、原理結(jié)構(gòu)與工作原理(1) 邏輯陣列塊邏輯陣列塊(LAB)：每個(gè)每個(gè)LAB由由16個(gè)宏單元的陣列組成。個(gè)宏單元的陣列組成。LAB之間通過可編程連線陣列之間通過可編程連線陣列PIA和全局總線連接在一起。和全局總線連接在一起。圖圖2-27- MAX7128S的結(jié)構(gòu)的結(jié)構(gòu)2.3 CPLD結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理(2) 宏單元：由三個(gè)功能塊組成：邏輯陣列、乘積項(xiàng)選擇矩宏單元：由三個(gè)功能塊組成：邏輯陣列、乘積項(xiàng)選擇矩陣和可編程寄存器陣和可編程寄存器(3) 擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng)圖圖2-28 共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu) 圖圖2-29 并聯(lián)擴(kuò)展項(xiàng)饋送方式并聯(lián)擴(kuò)展項(xiàng)饋送方式2.3 CPLD結(jié)構(gòu)與工作

18、原理結(jié)構(gòu)與工作原理(4) 可編程連線陣列可編程連線陣列(5) 不同的不同的LAB通過在可編程連線陣列通過在可編程連線陣列(PIA)上布線，以相互連上布線，以相互連接構(gòu)成所需的邏輯。接構(gòu)成所需的邏輯。圖圖2-30 PIA信號(hào)布線到信號(hào)布線到LAB的方式的方式(6)I/O控制塊控制塊圖圖2-31-EPM7128S器件的器件的I/O控制塊控制塊5、FPGA/CPLD下載方式 CPLDFPGASRAMOTPisp -IN-SYSTEM-PROGRAMMERBALE1、直接配置（CONFIGUERING）2、ROM3、模擬ROMISPISP功能提高設(shè)計(jì)和應(yīng)用的靈活性功能提高設(shè)計(jì)和應(yīng)用的靈活性n 減少對(duì)器

19、減少對(duì)器件的觸摸件的觸摸和損傷和損傷n 不計(jì)較器不計(jì)較器件的封裝件的封裝形式形式n 允許一般的允許一般的存儲(chǔ)存儲(chǔ)n 樣機(jī)制造方樣機(jī)制造方便便n 支持生產(chǎn)和支持生產(chǎn)和測(cè)試流程中測(cè)試流程中的修改的修改n 允許現(xiàn)場(chǎng)硬允許現(xiàn)場(chǎng)硬件升級(jí)件升級(jí)n 迅速方便地迅速方便地提升功能提升功能未編程前先焊未編程前先焊接安裝接安裝系統(tǒng)內(nèi)編程系統(tǒng)內(nèi)編程-ISP在系統(tǒng)現(xiàn)場(chǎng)重在系統(tǒng)現(xiàn)場(chǎng)重編程修改編程修改此接口既可作編此接口既可作編程下載口，也可作程下載口，也可作JTAG接口接口 ALTERA 的 ByteBlaster（MV）下載接口2.4 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理簡(jiǎn)介：簡(jiǎn)介：大部分大部分FPGA采用基于采用基

20、于SRAM的查找表形成結(jié)構(gòu)，就是用的查找表形成結(jié)構(gòu)，就是用SRAM（靜態(tài)靜態(tài)隨機(jī)存儲(chǔ)器）來構(gòu)成邏輯函數(shù)發(fā)生器。一個(gè)隨機(jī)存儲(chǔ)器）來構(gòu)成邏輯函數(shù)發(fā)生器。一個(gè)N輸入查找表（輸入查找表（LUT）可以可以實(shí)現(xiàn)實(shí)現(xiàn)N個(gè)輸入變量的任何邏輯功能。一個(gè)個(gè)輸入變量的任何邏輯功能。一個(gè)N輸入的查找表，需要輸入的查找表，需要SRAM存儲(chǔ)存儲(chǔ)N個(gè)輸入構(gòu)成的真值表，需要用個(gè)輸入構(gòu)成的真值表，需要用2N個(gè)位的個(gè)位的SRAM單元。顯然單元。顯然N不可不可能很大，否則能很大，否則LUT的利用率很低，輸入多于的利用率很低，輸入多于N個(gè)的邏輯函數(shù)、必須用幾個(gè)的邏輯函數(shù)、必須用幾個(gè)查找表分開實(shí)現(xiàn)。個(gè)查找表分開實(shí)現(xiàn)。s01bafbss

21、af21多路開關(guān)：多路開關(guān)：) 0() 1(bsafabsf一個(gè)一個(gè)N輸入查找表輸入查找表 (LUT，Look Up Table)可以實(shí)現(xiàn)可以實(shí)現(xiàn)N個(gè)輸入變量的任何邏輯功個(gè)輸入變量的任何邏輯功能，如能，如 N輸入輸入“與與”、 N輸入輸入“異或異或”等。等。輸入多于輸入多于N個(gè)的函數(shù)、方程必須分開用幾個(gè)查找表（個(gè)的函數(shù)、方程必須分開用幾個(gè)查找表（ LUT）實(shí)現(xiàn)實(shí)現(xiàn)輸出輸出查黑查黑找盒找盒表子表子輸入輸入1輸入輸入2輸入輸入3輸入輸入4什么是查找表什么是查找表?基于查找表的結(jié)構(gòu)模塊基于查找表的結(jié)構(gòu)模塊 0000010100000101輸入 A 輸入 B 輸入C 輸入D 查找表輸出16x1RAM查

22、找表原理查找表原理多路選擇器查找表LUT輸入1輸入2輸入3輸入4輸出圖圖2-32 FPGA查找表單元查找表單元2.4 FPGA結(jié)構(gòu)與工作原理結(jié)構(gòu)與工作原理2.4.1 查找表查找表0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器圖圖2-33 FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表單元內(nèi)部結(jié)構(gòu)問：圖問：圖233所示的所示的查找表實(shí)現(xiàn)了怎樣查找表實(shí)現(xiàn)了怎樣的邏輯關(guān)系？的邏輯關(guān)系？2.4.2 FLEX10K系列器件系列器件圖圖2-34 FLEX 10K內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu).IOCIOCIOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC邏輯單元邏輯單元.I

23、OCIOC.IOCIOCIOCIOC.快速通道互連快速通道互連邏輯陣列塊邏輯陣列塊 (LAB)IOCIOC.連續(xù)布線和分段布線的比較連續(xù)布線連續(xù)布線 = 每次設(shè)計(jì)重復(fù)的可預(yù)測(cè)性和高性能每次設(shè)計(jì)重復(fù)的可預(yù)測(cè)性和高性能連續(xù)布線 ( Altera 基于查找表（LUT）的 FPGA )LABLE.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCFLEX 10K系列FPGA結(jié)構(gòu)圖.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式嵌入式陣列塊陣列塊(1) 邏輯單元邏輯單元LE圖圖2-35 LE(LC)結(jié)構(gòu)圖結(jié)構(gòu)圖數(shù)據(jù)1L

24、ab 控制 3LE 輸出進(jìn)位鏈級(jí)聯(lián)鏈查找表 (LUT)清零和預(yù)置邏輯時(shí)鐘選擇進(jìn)位輸入級(jí)聯(lián)輸入進(jìn)位輸出級(jí)聯(lián)輸出Lab 控制 1CLRNDQ數(shù)據(jù)2數(shù)據(jù)3數(shù)據(jù)4Lab 控制 2Lab 控制 4(1) 邏輯單元邏輯單元LE說明：說明： 邏輯單元邏輯單元LE（Logic Element 或或LC：Logic Cell）是是FLEX10K結(jié)構(gòu)中的最小單元，它能有效地實(shí)現(xiàn)邏輯功能結(jié)構(gòu)中的最小單元，它能有效地實(shí)現(xiàn)邏輯功能。每個(gè)。每個(gè)LE包含一個(gè)包含一個(gè)4輸入的輸入的LUT、一個(gè)帶有同步使能的可一個(gè)帶有同步使能的可編程觸發(fā)器、一個(gè)進(jìn)位鏈和一個(gè)級(jí)聯(lián)鏈。每個(gè)編程觸發(fā)器、一個(gè)進(jìn)位鏈和一個(gè)級(jí)聯(lián)鏈。每個(gè)LE有兩個(gè)有兩個(gè)輸

25、出分別可以驅(qū)動(dòng)局部互連和快速通道輸出分別可以驅(qū)動(dòng)局部互連和快速通道FastTrack互連?；ミB。LE中的中的LUT是一種函數(shù)發(fā)生器，它能實(shí)現(xiàn)是一種函數(shù)發(fā)生器，它能實(shí)現(xiàn)4輸入輸入1輸出的輸出的任意邏輯函數(shù)。任意邏輯函數(shù)。LE中的可編程觸發(fā)器可設(shè)置成中的可編程觸發(fā)器可設(shè)置成D、T、JK或或SR觸發(fā)器。該寄存器的時(shí)鐘、清零和置位信號(hào)可由觸發(fā)器。該寄存器的時(shí)鐘、清零和置位信號(hào)可由全局信號(hào)通過全局信號(hào)通過I/O引腳或任何內(nèi)部邏輯驅(qū)動(dòng)。對(duì)于組合邏引腳或任何內(nèi)部邏輯驅(qū)動(dòng)。對(duì)于組合邏輯的實(shí)現(xiàn)，可將該觸發(fā)器旁路，輯的實(shí)現(xiàn)，可將該觸發(fā)器旁路，LUT的輸出可作為的輸出可作為L(zhǎng)E的的輸出。輸出。(1) 邏輯單元邏輯單

26、元LE圖圖2-36 進(jìn)位鏈連通進(jìn)位鏈連通LAB中的所有中的所有LE快速加法器快速加法器, 比較器和計(jì)數(shù)器比較器和計(jì)數(shù)器DFF進(jìn)位輸入進(jìn)位輸入(來自上一個(gè)邏輯單元來自上一個(gè)邏輯單元)S1LE1查找表查找表LUT進(jìn)位鏈進(jìn)位鏈DFFS2LE2A1B1A2B2進(jìn)位輸出進(jìn)位輸出(到到 LAB中的下一個(gè)邏輯單元中的下一個(gè)邏輯單元)進(jìn)位鏈進(jìn)位鏈查找表查找表LUT(1) 邏輯單元邏輯單元LE圖圖2-37 兩種不同的級(jí)聯(lián)方式兩種不同的級(jí)聯(lián)方式“與與”級(jí)聯(lián)鏈級(jí)聯(lián)鏈“或或”級(jí)聯(lián)鏈級(jí)聯(lián)鏈LUTLUTIN 3.0IN 4.7LUTIN (4n-1).4(n-1)LUTLUTIN 3.0IN 4.7LUTIN (4n-1

27、).4(n-1)LE1LE2LEnLE1LE2LEn0.6 ns2.4 ns16位地址譯碼速度可達(dá)位地址譯碼速度可達(dá) 2.4 + 0.6x3=4.2 ns(2) 邏輯陣列邏輯陣列LAB是由一系列的相鄰是由一系列的相鄰LE構(gòu)成的構(gòu)成的圖圖2-38-FLEX10K LAB的結(jié)構(gòu)圖的結(jié)構(gòu)圖(3) 快速通道快速通道(FastTrack)(4) I/O單元與專用輸入端口單元與專用輸入端口圖圖3-39 IO單元結(jié)構(gòu)圖單元結(jié)構(gòu)圖z EAB的大小靈活可變z 通過組合EAB 可以構(gòu)成更大的模塊z 不需要額外的邏輯單元，不引入延遲， EAB 可配置為深度達(dá)2048的存儲(chǔ)器EAB 的字長(zhǎng)是可配置的256x8512x

28、41024x22048x1256x8256x8512x4512x4256x16512x8(5) 嵌入式陣列塊嵌入式陣列塊EAB是在輸入、輸出口上帶有寄存器的是在輸入、輸出口上帶有寄存器的RAM塊，是由一系列的嵌入式塊，是由一系列的嵌入式RAM單元構(gòu)成。單元構(gòu)成。圖圖2-40 用用EAB構(gòu)成不同結(jié)構(gòu)構(gòu)成不同結(jié)構(gòu)的的RAM和和ROM 輸出時(shí)鐘DRAM/ROM256x8512x41024x22048x1DDD寫脈沖電路輸出寬度8 , 4 , 2 , 1 數(shù)據(jù)寬度8 , 4 , 2 , 1地址寬度 8,9,10,11 寫使能輸入時(shí)鐘EAB 可以用來實(shí)現(xiàn)乘法器 VS非流水線結(jié)構(gòu)非流水線結(jié)構(gòu),使用使用35

29、個(gè)個(gè) LE,速度為速度為 34 MHz 流水線結(jié)構(gòu)速度為流水線結(jié)構(gòu)速度為100 MHz, EAB8890 MHz用用EAB實(shí)現(xiàn)的流水線乘法器操作速度可達(dá)實(shí)現(xiàn)的流水線乘法器操作速度可達(dá) 90 MHz!實(shí)例實(shí)例: 4x4 乘法器乘法器+(6 LE)+(6 LE)+(7 LE)8LELELELELELELELELELELELELELELELE10,00020,00030,00040,00050,00070,000100,000130,000250,0006,00012,00012,00016,00020,00018,00024,00032,00040,000存儲(chǔ)器容量存儲(chǔ)器容量(單位單位: Bit)

30、典型可用門典型可用門EPF10K10/AEPF10K20EPF10K30/AEPF10K40EPF10K5/VEPF10K70EPF10K100/AEPF10K130VEPF10K250A管芯尺寸比較AlteraEPF10K100A相對(duì)管芯尺寸： 1.00.35 工藝4,992個(gè)邏輯單元(LE)12 個(gè)EABXilinxXC4062XL相對(duì)管芯尺寸： 1.910.35 工藝相當(dāng)于4,608個(gè)邏輯單元(LE)*沒有EABAlteraEPF10K100E相對(duì)管芯尺寸： 0.60.25 工藝4,992個(gè)邏輯單元(LE)12 個(gè)EAB* 1個(gè) CLB 相當(dāng)于 2 兩個(gè)LE工藝改進(jìn)促使供電電壓降低0 0

31、2 24 46 68 8101019921992199319931994199419951995199619961997199719981998199919992000200020012001電壓電壓5.0 V3.3 V2.5 V1.8 V崩潰電壓崩潰電壓供電電壓供電電壓FPGA/CPLD多電壓兼容系統(tǒng)內(nèi)核電壓 3.3V、2.5V或 1.8V 接受 2.5V、3.3V 或者 5.0V 輸入輸 出 電 位標(biāo)準(zhǔn) Vccio資料來源：美國(guó)Altera公司0%0%20%20%40%40%60%60%80%80%100%100%19921992199319931994199419951995199619

32、9619971997199819981999199920002000200120015.0 V3.3 V2.5 V1.8 V初始設(shè)計(jì)百分比初始設(shè)計(jì)百分比FPGA/CPLD不同芯核電壓器件流行趨勢(shì) 4、FPGA/CPLD生產(chǎn)商 ALTERAFPGA： FLEX系列：10K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100 STRATIX系列：EP1系列 EP1S30、EP1S120CPLD： MAX7000/S/A/B系列：EPM7128S MAX9000/A系列FPGA： XC3000系列， XC40

33、00系列， XC5000系列 Virtex系列 SPARTAN系列：XCS10、XCS20、XCS30CPLD： XC9500系列：XC95108、XC95256XILINXLATTICEVANTIS（AMD）ispLSI系列：系列：1K、2K、3K、5K、8K ispLSI1016 、ispLSI2032、 ispLSI1032E、ispLSI3256A MACH系列系列 ispPAC系列：系列： 其他其他PLD公司：公司：ACTEL公司：公司： ACT1/2/3、40MXATMEL公司：公司：ATF1500AS系列、系列、40MXCYPRESS公司公司QUIKLOGIC公司公司 CPLD SO MUCH IC！FPGA CPLD4、FPGA/CPLD生產(chǎn)商 * FPGA和CPLD的開發(fā)應(yīng)用選擇z由于各PLD公司的FPGA/CPLD產(chǎn)品在價(jià)格、性能、邏輯規(guī)模和封裝(還包括對(duì)應(yīng)的EDA軟件性能)等方面各有千秋，不同的開發(fā)項(xiàng)