硬件描述語(yǔ)言簡(jiǎn)介ppt課件

1、第九章第九章 硬件描畫(huà)言語(yǔ)簡(jiǎn)介硬件描畫(huà)言語(yǔ)簡(jiǎn)介9.1 概述概述9.2 Verilog HDL簡(jiǎn)介簡(jiǎn)介9.3 用用Verilog HDL描畫(huà)邏輯描畫(huà)邏輯電路的實(shí)例電路的實(shí)例 9.1 概述概述硬件描畫(huà)言語(yǔ)硬件描畫(huà)言語(yǔ)HDLHardware Description Language 是一種用方式化方法來(lái)描畫(huà)數(shù)字電路和是一種用方式化方法來(lái)描畫(huà)數(shù)字電路和數(shù)字邏輯系統(tǒng)的言語(yǔ)。數(shù)字邏輯電路設(shè)計(jì)者可利用這數(shù)字邏輯系統(tǒng)的言語(yǔ)。數(shù)字邏輯電路設(shè)計(jì)者可利用這種言語(yǔ)來(lái)描畫(huà)本人的設(shè)計(jì)思想，然后利用種言語(yǔ)來(lái)描畫(huà)本人的設(shè)計(jì)思想，然后利用EDA工具進(jìn)工具進(jìn)展仿真，再自動(dòng)綜合到門級(jí)電路，最后用展仿真，再自動(dòng)綜合到門級(jí)電路，最后用

2、ASIC或或FPGA實(shí)現(xiàn)其功能。實(shí)現(xiàn)其功能。舉個(gè)例子，在傳統(tǒng)的設(shè)計(jì)方法中，對(duì)舉個(gè)例子，在傳統(tǒng)的設(shè)計(jì)方法中，對(duì)2輸入的與輸入的與門，我們能夠需到規(guī)范器件庫(kù)中調(diào)個(gè)門，我們能夠需到規(guī)范器件庫(kù)中調(diào)個(gè)74系列的器件系列的器件出來(lái)，但在硬件描畫(huà)言語(yǔ)中，出來(lái)，但在硬件描畫(huà)言語(yǔ)中，“& 就是一個(gè)與門的就是一個(gè)與門的方式描畫(huà)，方式描畫(huà)，“C = A & B就是一個(gè)就是一個(gè)2輸入與門的描畫(huà)。輸入與門的描畫(huà)。而而“and就是一個(gè)與門器件。就是一個(gè)與門器件。 硬件描畫(huà)言語(yǔ)開(kāi)展至今已有二十多年歷史，當(dāng)硬件描畫(huà)言語(yǔ)開(kāi)展至今已有二十多年歷史，當(dāng)今業(yè)界的規(guī)范中今業(yè)界的規(guī)范中IEEE規(guī)范主要有規(guī)范主要有VHDL

3、和和Verilog HDL 這兩種硬件描畫(huà)言語(yǔ)。這兩種硬件描畫(huà)言語(yǔ)。 在數(shù)字電路設(shè)計(jì)中，數(shù)字電路可簡(jiǎn)單歸納為兩種要素：在數(shù)字電路設(shè)計(jì)中，數(shù)字電路可簡(jiǎn)單歸納為兩種要素：線和器件。線是器件管腳之間的物理連線；器件也可簡(jiǎn)單線和器件。線是器件管腳之間的物理連線；器件也可簡(jiǎn)單歸納為組合邏輯器件如與或非門等和時(shí)序邏輯器件歸納為組合邏輯器件如與或非門等和時(shí)序邏輯器件如存放器、鎖存器、如存放器、鎖存器、RAM等。一個(gè)數(shù)字系統(tǒng)硬件等。一個(gè)數(shù)字系統(tǒng)硬件就是多個(gè)器件經(jīng)過(guò)一定的連線關(guān)系組合在一塊的。因此，就是多個(gè)器件經(jīng)過(guò)一定的連線關(guān)系組合在一塊的。因此，Verilog HDL的建模實(shí)踐上就是如何運(yùn)用的建模實(shí)踐上就是如

4、何運(yùn)用HDL言語(yǔ)對(duì)數(shù)字電言語(yǔ)對(duì)數(shù)字電路的兩種根本要素的特性及相互之間的關(guān)系進(jìn)展描畫(huà)的過(guò)路的兩種根本要素的特性及相互之間的關(guān)系進(jìn)展描畫(huà)的過(guò)程。程。9.2 Verilog HDL 簡(jiǎn)介簡(jiǎn)介模塊模塊module是是Verilog 的根本描畫(huà)單位，用于描的根本描畫(huà)單位，用于描畫(huà)某個(gè)設(shè)計(jì)的功能或構(gòu)造及與其他模塊通訊的外部端畫(huà)某個(gè)設(shè)計(jì)的功能或構(gòu)造及與其他模塊通訊的外部端口?？凇ＤK在概念上可等同一個(gè)器件就如我們調(diào)用通用器件模塊在概念上可等同一個(gè)器件就如我們調(diào)用通用器件與門、三態(tài)門等或通用宏單元計(jì)數(shù)器、與門、三態(tài)門等或通用宏單元計(jì)數(shù)器、ALU、CPU等，因此，一個(gè)模塊可在另一個(gè)模塊中調(diào)用。等，因此，一個(gè)模塊

5、可在另一個(gè)模塊中調(diào)用。一個(gè)電路設(shè)計(jì)可由多個(gè)模塊組合而成，因此一個(gè)模塊一個(gè)電路設(shè)計(jì)可由多個(gè)模塊組合而成，因此一個(gè)模塊的設(shè)計(jì)只是一個(gè)系統(tǒng)設(shè)計(jì)中的某個(gè)層次設(shè)計(jì)，模塊設(shè)的設(shè)計(jì)只是一個(gè)系統(tǒng)設(shè)計(jì)中的某個(gè)層次設(shè)計(jì)，模塊設(shè)計(jì)可采用多種建模方式。計(jì)可采用多種建模方式。模模 塊塊 module三個(gè)描畫(huà)層次三個(gè)描畫(huà)層次 開(kāi)關(guān)級(jí)描畫(huà)：描畫(huà)電阻、晶體管以及它們之間的相互連線關(guān)系。 門級(jí)描畫(huà)：描畫(huà)根本邏輯門、觸發(fā)器以及相互連線關(guān)系。 存放器傳輸級(jí)RTL描畫(huà)：描畫(huà)存放器以及它們之間的數(shù)據(jù)傳送關(guān)系。Verilog HDL 允許一個(gè)設(shè)計(jì)中每個(gè)模塊均在不同設(shè)計(jì)允許一個(gè)設(shè)計(jì)中每個(gè)模塊均在不同設(shè)計(jì)層次上建模。層次上建模。9.2.1

6、根本程序構(gòu)造根本程序構(gòu)造module ();endmodule幾個(gè)簡(jiǎn)單事例：幾個(gè)簡(jiǎn)單事例：例例1 加法器加法器module addr (a, b, cin, cout, sum);input 2:0 a;input 2:0 b;input cin;output cout;output 2:0 sum;assign cout,sum = a +b + cin;endmodule例例2 比較器比較器module compare equal，a，b；input 1:0 a,b; / declare the input signal ;output equare ; / declare the out

7、put signal;assign equare = (a = b) ? 1:0 ;/ * if a = b , output 1, otherwise 0；*/endmodule幾個(gè)簡(jiǎn)單事例：幾個(gè)簡(jiǎn)單事例：module mytri (din, d_en, d_out);input din;input d_en;output d_out;assign d_out = d_en ? din :bz;endmodulemodule trist (din, d_en, d_out);input din;input d_en;output d_out;mytri u_mytri(din,d_en,d_

8、out);Endmodule例例3 三態(tài)驅(qū)動(dòng)器三態(tài)驅(qū)動(dòng)器幾個(gè)簡(jiǎn)單事例：幾個(gè)簡(jiǎn)單事例： 經(jīng)過(guò)上面的實(shí)例可看出，一個(gè)設(shè)計(jì)是由一個(gè)個(gè)模塊經(jīng)過(guò)上面的實(shí)例可看出，一個(gè)設(shè)計(jì)是由一個(gè)個(gè)模塊module構(gòu)成的。一個(gè)模塊的設(shè)計(jì)如下：構(gòu)成的。一個(gè)模塊的設(shè)計(jì)如下：1、模塊內(nèi)容是嵌在、模塊內(nèi)容是嵌在module 和和endmodule兩個(gè)語(yǔ)句之間。兩個(gè)語(yǔ)句之間。每個(gè)模塊實(shí)現(xiàn)特定的功能，模塊可進(jìn)展層次的嵌套，因此每個(gè)模塊實(shí)現(xiàn)特定的功能，模塊可進(jìn)展層次的嵌套，因此可以將大型的數(shù)字電路設(shè)計(jì)分割成大小不一的小模塊來(lái)實(shí)可以將大型的數(shù)字電路設(shè)計(jì)分割成大小不一的小模塊來(lái)實(shí)現(xiàn)特定的功能，最后經(jīng)過(guò)由頂層模塊調(diào)用子模塊來(lái)實(shí)現(xiàn)整現(xiàn)特定的功

9、能，最后經(jīng)過(guò)由頂層模塊調(diào)用子模塊來(lái)實(shí)現(xiàn)整體功能，這就是體功能，這就是Top-Down的設(shè)計(jì)思想，如例的設(shè)計(jì)思想，如例3。2、模塊包括接口描畫(huà)部分和邏輯功能描畫(huà)部分。這可以把、模塊包括接口描畫(huà)部分和邏輯功能描畫(huà)部分。這可以把模塊與器件相類比。模塊與器件相類比。模塊的構(gòu)造：模塊的構(gòu)造：模塊的端口定義部分：模塊的端口定義部分：如上例：如上例： module addr (a, b, cin, count, sum); 其中其中module 是模塊的保管字，是模塊的保管字，addr 是模塊的名字，相當(dāng)于器件名。是模塊的名字，相當(dāng)于器件名。內(nèi)是該模塊的端口聲明，定義了該模塊的管腳名，是內(nèi)是該模塊的端口聲明

10、，定義了該模塊的管腳名，是該模塊與其他模塊通訊的外部接口，相當(dāng)于器件的該模塊與其他模塊通訊的外部接口，相當(dāng)于器件的pin。模塊的內(nèi)容，包括模塊的內(nèi)容，包括I/O闡明，內(nèi)部信號(hào)、調(diào)用模塊等的聲闡明，內(nèi)部信號(hào)、調(diào)用模塊等的聲明語(yǔ)句和功能定義語(yǔ)句。明語(yǔ)句和功能定義語(yǔ)句。I/O闡明語(yǔ)句如：闡明語(yǔ)句如： input 2:0 a; input 2:0 b; input cin; output count; 其中的其中的input 、output、inout 是保管字，定是保管字，定義了管腳信號(hào)的流向，義了管腳信號(hào)的流向，n:0表示該信號(hào)的位寬總線或表示該信號(hào)的位寬總線或單根信號(hào)線。單根信號(hào)線。邏輯功能描畫(huà)

11、部分如：邏輯功能描畫(huà)部分如： assign d_out = d_en ? din :bz;mytri u_mytri(din,d_en,d_out);功能描畫(huà)用來(lái)產(chǎn)生各種邏輯主要是組合邏輯和時(shí)序功能描畫(huà)用來(lái)產(chǎn)生各種邏輯主要是組合邏輯和時(shí)序邏輯，可用多種方法進(jìn)展描畫(huà)。還可用來(lái)實(shí)例化一個(gè)邏輯，可用多種方法進(jìn)展描畫(huà)。還可用來(lái)實(shí)例化一個(gè)器件，該器件可以是廠家的器件庫(kù)也可以是我們本人器件，該器件可以是廠家的器件庫(kù)也可以是我們本人用用HDL設(shè)計(jì)的模塊相當(dāng)于在原理圖輸入時(shí)調(diào)用一設(shè)計(jì)的模塊相當(dāng)于在原理圖輸入時(shí)調(diào)用一個(gè)庫(kù)元件。在邏輯功能描畫(huà)中，主要用到個(gè)庫(kù)元件。在邏輯功能描畫(huà)中，主要用到assign 和和alw

12、ays 兩個(gè)語(yǔ)句。兩個(gè)語(yǔ)句。3、對(duì)每個(gè)模塊都要進(jìn)展端口定義，并闡明輸入、對(duì)每個(gè)模塊都要進(jìn)展端口定義，并闡明輸入、輸出口，然后對(duì)模塊的功能進(jìn)展邏輯描畫(huà)，當(dāng)然，輸出口，然后對(duì)模塊的功能進(jìn)展邏輯描畫(huà)，當(dāng)然，對(duì)測(cè)試模塊，可以沒(méi)有輸入輸出口。對(duì)測(cè)試模塊，可以沒(méi)有輸入輸出口。4、Verilog HDL 的書(shū)寫格式自在，一行可以寫的書(shū)寫格式自在，一行可以寫幾個(gè)語(yǔ)句，也可以一個(gè)語(yǔ)句分幾行寫。幾個(gè)語(yǔ)句，也可以一個(gè)語(yǔ)句分幾行寫。5、除、除endmodule 語(yǔ)句外，每個(gè)語(yǔ)句后面需有分語(yǔ)句外，每個(gè)語(yǔ)句后面需有分號(hào)表示該語(yǔ)句終了。號(hào)表示該語(yǔ)句終了。模塊的構(gòu)造：模塊的構(gòu)造：9.2.2 詞法構(gòu)成詞法構(gòu)成1、間隔符與注釋符

13、、間隔符與注釋符 在在 Verilog HDL里有兩種方式的注釋：里有兩種方式的注釋：/ 是單行注釋是單行注釋 /* */ 是多行注釋是多行注釋白空新行、制表符、空格沒(méi)有特殊意義。白空新行、制表符、空格沒(méi)有特殊意義。書(shū)寫規(guī)范建議：書(shū)寫規(guī)范建議：一個(gè)語(yǔ)句一行。一個(gè)語(yǔ)句一行。采用空四格的采用空四格的table 鍵進(jìn)展縮進(jìn)。鍵進(jìn)展縮進(jìn)。2、操作符、操作符 Arithmetic: +, - ! * / Binary operators: &, |, , , ! Shift: Relational: , , =, =, != Logical: &, |9.2.2 詞法構(gòu)成詞法構(gòu)成Exam

14、ples：549 / 十進(jìn)制十進(jìn)制h 8FF / 十六進(jìn)制十六進(jìn)制o765 / 八進(jìn)制八進(jìn)制4 b11 / 4位二進(jìn)制數(shù)位二進(jìn)制數(shù) 00113 b10 x / 3位二進(jìn)制數(shù)，最低位不確定位二進(jìn)制數(shù)，最低位不確定5 d3 / 5位十進(jìn)制數(shù)位十進(jìn)制數(shù)00003-4b11 / 4位二進(jìn)制數(shù)位二進(jìn)制數(shù)0011的補(bǔ)碼，的補(bǔ)碼，11019.2.2 詞法構(gòu)成詞法構(gòu)成3、數(shù)值常量、數(shù)值常量size base valuesize 定義以位計(jì)的常量的位長(zhǎng)；定義以位計(jì)的常量的位長(zhǎng)；base 為為o 或或O表示八進(jìn)制，表示八進(jìn)制，b 或或B表示二進(jìn)制，表示二進(jìn)制，d 或或D表示十進(jìn)制，表示十進(jìn)制，h 或或H 表示十六

15、進(jìn)制之一；表示十六進(jìn)制之一；value 是基于是基于base 的值的數(shù)字序列。值的值的數(shù)字序列。值x 和和z 以及以及十六進(jìn)制中的十六進(jìn)制中的a 到到f 不區(qū)分大小寫。不區(qū)分大小寫。 Verilog HDL中規(guī)定了四種根本的值類型：中規(guī)定了四種根本的值類型： 0：邏輯：邏輯0或或“假；假； 1：邏輯：邏輯1或或“真；真； X：未知值；：未知值； Z：高阻。：高阻。 留意這四種值的解釋都內(nèi)置于言語(yǔ)中。如一個(gè)為留意這四種值的解釋都內(nèi)置于言語(yǔ)中。如一個(gè)為z 的值的值總是意味著高阻抗，一個(gè)為總是意味著高阻抗，一個(gè)為0 的值通常是指邏輯的值通常是指邏輯0 。 此外，此外，x 值和值和z 值都不分大小寫。

16、值都不分大小寫。9.2.2 詞法構(gòu)成詞法構(gòu)成3、數(shù)值常量、數(shù)值常量9.2.2 詞法構(gòu)成詞法構(gòu)成4、字符串、字符串5、標(biāo)識(shí)符、標(biāo)識(shí)符6、關(guān)鍵字、關(guān)鍵字字符串是雙引號(hào)內(nèi)的字符序列。字符串不能分成多行書(shū)寫。字符串是雙引號(hào)內(nèi)的字符序列。字符串不能分成多行書(shū)寫。標(biāo)識(shí)符是模塊、存放器、端口、連線、例如和標(biāo)識(shí)符是模塊、存放器、端口、連線、例如和begin end 等等元素的稱號(hào)，是賦給對(duì)象的獨(dú)一的稱號(hào)。元素的稱號(hào)，是賦給對(duì)象的獨(dú)一的稱號(hào)。數(shù)據(jù)類型數(shù)據(jù)類型數(shù)據(jù)類型有數(shù)據(jù)類型有 wire 和和 reg 。wire 用于對(duì)構(gòu)造化器件之間的物理連線的建模。如器用于對(duì)構(gòu)造化器件之間的物理連線的建模。如器件的管腳，內(nèi)部

17、器件如與門的輸出等。件的管腳，內(nèi)部器件如與門的輸出等。由于線網(wǎng)類型代表的是物理銜接線，因此它不存貯邏由于線網(wǎng)類型代表的是物理銜接線，因此它不存貯邏輯值。必需由器件所驅(qū)動(dòng)。通常由輯值。必需由器件所驅(qū)動(dòng)。通常由assign進(jìn)展賦值。進(jìn)展賦值。如如 assign A = B C；當(dāng)一個(gè)當(dāng)一個(gè)wire 類型的信號(hào)沒(méi)有被驅(qū)動(dòng)時(shí)，缺省值為類型的信號(hào)沒(méi)有被驅(qū)動(dòng)時(shí)，缺省值為Z高阻。高阻。信號(hào)沒(méi)有定義數(shù)據(jù)類型時(shí)，缺省為信號(hào)沒(méi)有定義數(shù)據(jù)類型時(shí)，缺省為 wire 類型。類型。數(shù)據(jù)類型數(shù)據(jù)類型數(shù)據(jù)類型有數(shù)據(jù)類型有 wire 和和 reg 。reg 是最常用的存放器類型，存放器類型通常用于對(duì)是最常用的存放器類型，存放器

18、類型通常用于對(duì)存儲(chǔ)單元的描畫(huà)，如存儲(chǔ)單元的描畫(huà)，如D型觸發(fā)器、型觸發(fā)器、ROM等。等。存儲(chǔ)器類型的信號(hào)當(dāng)在某種觸發(fā)機(jī)制下分配了一個(gè)值，存儲(chǔ)器類型的信號(hào)當(dāng)在某種觸發(fā)機(jī)制下分配了一個(gè)值，在分配下一個(gè)值之時(shí)保管原值。在分配下一個(gè)值之時(shí)保管原值。但必需留意的是，但必需留意的是，reg 類型的變量，不一定是存儲(chǔ)單類型的變量，不一定是存儲(chǔ)單元，如在元，如在always 語(yǔ)句中進(jìn)展描畫(huà)的必需用語(yǔ)句中進(jìn)展描畫(huà)的必需用reg 類型的變類型的變量。量。簡(jiǎn)單事例：簡(jiǎn)單事例：reg A;always (B or C) beginA = B & C;endalways (B or C) begin X = B

19、& C;endalways (posedge Clk) Y = B & C; always (negedge Clk) Z = B & C; “=用于組合邏輯器件的賦值用于組合邏輯器件的賦值“=用于時(shí)序邏輯器件的賦值用于時(shí)序邏輯器件的賦值簡(jiǎn)單事例：簡(jiǎn)單事例：/ 與非門模塊與非門模塊module NAND(in1, in2, out);input in1, in2;output out;assign out = (in1 & in2);endmodule簡(jiǎn)單事例：簡(jiǎn)單事例：/ 用兩個(gè)與非門構(gòu)成與門模塊用兩個(gè)與非門構(gòu)成與門模塊module AND(in1, in2,

20、 out);input in1, in2;output out;wire w1;NAND NAND1(in1, in2, w1);NAND NAND2(w1, w1, out);endmodule更多構(gòu)造事例：更多構(gòu)造事例：9.2.3 模塊的描畫(huà)方式模塊的描畫(huà)方式1、行為描畫(huà)方式、行為描畫(huà)方式行為描畫(huà)方式是經(jīng)過(guò)行為語(yǔ)句來(lái)描畫(huà)電路要實(shí)現(xiàn)的功行為描畫(huà)方式是經(jīng)過(guò)行為語(yǔ)句來(lái)描畫(huà)電路要實(shí)現(xiàn)的功能，表示輸入與輸出間轉(zhuǎn)換的行為，不涉及詳細(xì)構(gòu)造。能，表示輸入與輸出間轉(zhuǎn)換的行為，不涉及詳細(xì)構(gòu)造。從這個(gè)意義上講，行為建模是一種從這個(gè)意義上講，行為建模是一種“高級(jí)的描畫(huà)方高級(jí)的描畫(huà)方式。式。例：一位例：一位2選選1

21、的數(shù)據(jù)選擇器的數(shù)據(jù)選擇器module mux_2_to_1(a, b, out,outbar,sel);input a, b, sel ;output out,outbar ;assign out = sel? a : b ;assign outbar= out ;endmodule例：一位全加器的行為建模例：一位全加器的行為建模module FA_behav1(A, B, Cin, Sum, Cout );input A,B,Cin;output Sum,Cout;reg Sum, Cout;reg T1,T2,T3;always ( A or B or Cin )beginSum = (A B) Cin ;T1 = A & Cin;T2 = B & Cin ;T3 = A & B;Cout = (T1| T2) | T3;endendmodule2、構(gòu)造描畫(huà)方式、構(gòu)造描畫(huà)方式構(gòu)造化的建模方式就是經(jīng)過(guò)對(duì)電路構(gòu)造的描畫(huà)來(lái)建模，構(gòu)造化的建模方式就是經(jīng)過(guò)對(duì)電路構(gòu)造的描畫(huà)來(lái)建模，即經(jīng)過(guò)對(duì)器件的調(diào)用即經(jīng)過(guò)對(duì)器件的調(diào)用HDL概念稱為例化，并運(yùn)用線概念稱為例化，并運(yùn)用線網(wǎng)來(lái)銜接各器件的描畫(huà)方式。網(wǎng)來(lái)銜