專題六數(shù)字頻率計設計

1、專題四：數(shù)字頻率計設計 一、教學內(nèi)容：一、教學內(nèi)容： 數(shù)字頻率計設計數(shù)字頻率計設計 二、學目的及要求：二、學目的及要求： 1、掌握、掌握VHDL語言的基本結(jié)構(gòu)及編程思想。語言的基本結(jié)構(gòu)及編程思想。 2、掌握數(shù)字頻率計的工作原理。、掌握數(shù)字頻率計的工作原理。 3、掌握數(shù)字頻率計的、掌握數(shù)字頻率計的VHDL語言編程方法。語言編程方法。三、授課課時：三、授課課時：2四、教學重點、難點：四、教學重點、難點： 數(shù)字頻率計的工作原理數(shù)字頻率計的工作原理 設計要求：1、設計、設計8位十進制數(shù)字頻率計。位十進制數(shù)字頻率計。2、測量頻率范圍為、測量頻率范圍為1Hz50MHz。3、測量被測信號的周期（單位：微秒）

2、，最大周期為、測量被測信號的周期（單位：微秒），最大周期為1秒，最小秒，最小周期為周期為1微秒。微秒。一、測頻原理8位十進制計數(shù)器位十進制計數(shù)器輸入信號輸入信號Fin閘門信號閘門信號EN1秒1秒計數(shù)輸出計數(shù)輸出鎖存器鎖存器譯碼、顯示譯碼、顯示鎖存信號鎖存信號LOAD復位信號復位信號RST控制器電路控制器電路ENRSTLOAD標準秒脈沖一、測頻原理框圖鎖存信號清零及復位信號二、8位十進制計數(shù)器設計（一）用VHDL設計十進制計數(shù)器，并進行軟件和硬件仿真參考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNE

3、D.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; -計數(shù)器復位計數(shù)器復位 ELSIF CLKEVENT

4、 AND CLK=1 THEN -檢測時鐘上升沿檢測時鐘上升沿 IF EN = 1 THEN -檢測是否允許計數(shù)檢測是否允許計數(shù) IF CQI 0);-大于大于9，計數(shù)值清零，計數(shù)值清零 END IF; END IF; END IF; IF CQI = 1001 THEN COUT = 1; -計數(shù)大于計數(shù)大于9，輸出進位信號，輸出進位信號 ELSE COUT = 0; END IF; CQ = CQI; -將計數(shù)值向端口輸出將計數(shù)值向端口輸出 END PROCESS;END behav;（二）（二）8位十進制頻率計電路圖位十進制頻率計電路圖三、32位鎖存器設計LIBRARY IEEE;USE

5、 IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY reg32b IS PORT (load : IN STD_LOGIC; din: in STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END reg32b;ARCHITECTURE behav OF reg32b ISBEGIN PROCESS(load,din) BEGIN IF loadEVENT AND load=1 THEN dout=din; END I

6、F; END PROCESS;END behav;四、控制器設計控制器時序圖ENRST0.5秒利用對利用對CLK的的2分頻產(chǎn)生分頻產(chǎn)生對對tsten求反求反利用利用CLK和和tsten合成，合成，clk0 and tsen0時，時，clr_cnt1四、控制器設計參考程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY testctl IS PORT (clk : IN STD_LOGIC; tsten:out STD_LOGIC; clr_cnt: out STD_LOGIC; loa

7、d:out STD_LOGIC ); END testctl;ARCHITECTURE behav OF testctl IS signal div2clk:std_logic;BEGIN PROCESS(clk) BEGIN IF clkEVENT AND clk=1 THEN div2clk=not div2clk; END IF; END PROCESS; load=not div2clk;tsten=div2clk; process(clk,div2clk) begin if clk=0 and div2clk=0 then clr_cnt=1; else clr_cnt=0; end

8、 if; end process;END behav;四、控制器設計參考程序（續(xù)）五、頻率計總電路圖六、實驗儀實際接口電路圖NO.0實驗電路結(jié)構(gòu)圖HEXPIO2PIO3PIO4PIO5PIO7PIO6D1D2D3D4D5D6D7D8D16D15D14D13D12D11數(shù)碼1數(shù)碼2數(shù)碼3數(shù)碼4數(shù)碼5數(shù)碼6數(shù)碼7數(shù)碼8SPEAKER揚聲器譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器譯碼器FPGA/CPLDPIO15-PIO12PIO11-PIO8PIO7-PIO2HEX鍵1鍵2鍵3鍵4鍵5鍵6鍵7鍵8PIO47-PIO44PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16目標芯片七、周期測量七、周期測量8位十進制計數(shù)器位十進制計數(shù)器輸入信號輸入信號Fin1MHz標準方波信號標準方波信號計數(shù)輸出計數(shù)輸出鎖存器鎖存器譯碼、顯示譯碼、顯示鎖存信號鎖存信號LOAD復位信號復位信號RST控制器電路控制器