晶體管陣列及其邏輯設(shè)計(jì)應(yīng)用

1、 VLSIC是高度復(fù)雜的集成系統(tǒng)，為保證設(shè)計(jì)的是高度復(fù)雜的集成系統(tǒng)，為保證設(shè)計(jì)的正確性并且降低設(shè)計(jì)難度，提高設(shè)計(jì)效率，避免由正確性并且降低設(shè)計(jì)難度，提高設(shè)計(jì)效率，避免由于在版圖設(shè)計(jì)過程中采用復(fù)雜結(jié)構(gòu)而引入不可靠因于在版圖設(shè)計(jì)過程中采用復(fù)雜結(jié)構(gòu)而引入不可靠因素，因此，在素，因此，在VLSI的設(shè)計(jì)技術(shù)中大量地采用規(guī)則結(jié)的設(shè)計(jì)技術(shù)中大量地采用規(guī)則結(jié)構(gòu)，晶體管規(guī)則陣列設(shè)計(jì)技術(shù)就是其中之一。構(gòu)，晶體管規(guī)則陣列設(shè)計(jì)技術(shù)就是其中之一。 在這個(gè)結(jié)構(gòu)中的基本單元就是在這個(gè)結(jié)構(gòu)中的基本單元就是MOS晶體管或晶體管或CMOS晶體管對(duì)。晶體管對(duì)。4.1 晶體管陣列及其邏輯設(shè)計(jì)應(yīng)用晶體管陣列及其邏輯設(shè)計(jì)應(yīng)用 ROM是最

2、常用的晶體管規(guī)則陣列，它以晶是最常用的晶體管規(guī)則陣列，它以晶體管的有無(wú)來確定存儲(chǔ)的信號(hào)是體管的有無(wú)來確定存儲(chǔ)的信號(hào)是“0”或或“1”。4.1.1 全全NMOS結(jié)構(gòu)結(jié)構(gòu)ROM 163251423212311,RCRRCRCRCRRCRRC3134223211,RRCRRCRRRC動(dòng)態(tài)動(dòng)態(tài)NMOS或非結(jié)構(gòu)或非結(jié)構(gòu)ROM4.1.2 ROM版圖版圖1. NMOS或非結(jié)構(gòu)或非結(jié)構(gòu)ROM版圖版圖 2. NMOS與非結(jié)構(gòu)與非結(jié)構(gòu)ROM版圖版圖 1. 對(duì)于并聯(lián)形式的器件采用不制作或開路的方法對(duì)于并聯(lián)形式的器件采用不制作或開路的方法去除；去除；2. 對(duì)于串聯(lián)形式的器件采用不制作或短路的方法對(duì)于串聯(lián)形式的器件采用

3、不制作或短路的方法去除；去除；3. 對(duì)于對(duì)于NMOS管，可以不做柵或漏；管，可以不做柵或漏；4. 對(duì)于對(duì)于NMOS管，采用離子注入的方法可去除：管，采用離子注入的方法可去除：5. 1）并聯(lián)結(jié)構(gòu)，采用提高開啟電壓實(shí)現(xiàn)開路，注）并聯(lián)結(jié)構(gòu)，采用提高開啟電壓實(shí)現(xiàn)開路，注入與襯底相同的雜質(zhì)；入與襯底相同的雜質(zhì)；6. 2）串聯(lián)結(jié)構(gòu)，采用降低開啟電壓到負(fù)向（耗盡）串聯(lián)結(jié)構(gòu)，采用降低開啟電壓到負(fù)向（耗盡）實(shí)現(xiàn)短路，注入與襯底相反的雜質(zhì)。實(shí)現(xiàn)短路，注入與襯底相反的雜質(zhì)。對(duì)器件編程的技術(shù)小結(jié)：對(duì)器件編程的技術(shù)小結(jié)：例題：例題：按照真值表，用按照真值表，用NMOS或非或非ROM結(jié)構(gòu)電路實(shí)現(xiàn)邏輯。結(jié)構(gòu)電路實(shí)現(xiàn)邏輯。

4、地址譯碼器（輸入變量組合的枚舉）：地址譯碼器（輸入變量組合的枚舉）：4.2 MOS晶體管開關(guān)邏輯晶體管開關(guān)邏輯 MOS開關(guān)晶體管邏輯是建立在開關(guān)晶體管邏輯是建立在“傳輸晶體管傳輸晶體管”或或“傳輸門傳輸門”基礎(chǔ)上的邏輯結(jié)構(gòu)，所以又稱為傳輸基礎(chǔ)上的邏輯結(jié)構(gòu)，所以又稱為傳輸晶體管邏輯。信號(hào)的傳輸是通過導(dǎo)通的晶體管邏輯。信號(hào)的傳輸是通過導(dǎo)通的MOS器件，器件，從源傳到漏或從漏傳到源。這時(shí)的信號(hào)接受端的邏從源傳到漏或從漏傳到源。這時(shí)的信號(hào)接受端的邏輯值將同時(shí)取決于信號(hào)的發(fā)送端和輯值將同時(shí)取決于信號(hào)的發(fā)送端和MOS器件柵極的器件柵極的邏輯值。邏輯值。 4.2.1 開關(guān)邏輯開關(guān)邏輯1. 多路轉(zhuǎn)換開關(guān)多路轉(zhuǎn)

5、換開關(guān)MUX 3210CABCABCABCABZCMOS結(jié)構(gòu)的結(jié)構(gòu)的MUX帶有提升電路的帶有提升電路的MUX2. MUX邏輯應(yīng)用邏輯應(yīng)用 在在MUX作為選擇開關(guān)的應(yīng)用時(shí)，將作為選擇開關(guān)的應(yīng)用時(shí)，將B和和A當(dāng)作控制信號(hào)，而將當(dāng)作控制信號(hào)，而將C0C3當(dāng)作數(shù)據(jù)信號(hào)，如當(dāng)作數(shù)據(jù)信號(hào)，如果反過來，仍是這個(gè)電路結(jié)構(gòu)，將果反過來，仍是這個(gè)電路結(jié)構(gòu)，將C0C3當(dāng)作當(dāng)作邏輯功能控制信號(hào)，邏輯功能控制信號(hào)，B和和A作為邏輯數(shù)據(jù)信號(hào)，作為邏輯數(shù)據(jù)信號(hào)，我們可以得到一個(gè)非常有趣地邏輯結(jié)構(gòu)。我們可以得到一個(gè)非常有趣地邏輯結(jié)構(gòu)。 ABABABABABZ,AB ABBABAABABABAB ABABABABBABA例例2

6、：設(shè)計(jì)一個(gè)實(shí)現(xiàn)四種邏輯操作的電路，其中控制：設(shè)計(jì)一個(gè)實(shí)現(xiàn)四種邏輯操作的電路，其中控制信號(hào)為信號(hào)為K1K0，邏輯輸入為邏輯輸入為A、B，當(dāng)當(dāng)K1K0=00時(shí)，實(shí)時(shí)，實(shí)現(xiàn)現(xiàn)A、B的與非操作；當(dāng)?shù)呐c非操作；當(dāng)K1K0=01時(shí)，實(shí)現(xiàn)時(shí)，實(shí)現(xiàn)A、B的或的或非操作；當(dāng)非操作；當(dāng)K1K0=10時(shí)，實(shí)現(xiàn)時(shí)，實(shí)現(xiàn)A、B的異或操作；當(dāng)?shù)漠惢虿僮?；?dāng)K1K0=11時(shí)，實(shí)現(xiàn)時(shí)，實(shí)現(xiàn)A信號(hào)的倒相操作；信號(hào)的倒相操作； 分析：首先，我們可以確定采用四到一分析：首先，我們可以確定采用四到一MUX能夠?qū)嵞軌驅(qū)崿F(xiàn)所需的四種邏輯操作，接下來的任務(wù)是產(chǎn)生所需的現(xiàn)所需的四種邏輯操作，接下來的任務(wù)是產(chǎn)生所需的四種控制編碼四種控制編碼C

7、3C0，同時(shí)，這四種控制編碼又對(duì)應(yīng)同時(shí)，這四種控制編碼又對(duì)應(yīng)了外部的二位控制信號(hào)了外部的二位控制信號(hào)K1K0，因此，該邏輯應(yīng)由兩部因此，該邏輯應(yīng)由兩部分組成：編碼產(chǎn)生與控制邏輯和四到一的分組成：編碼產(chǎn)生與控制邏輯和四到一的MUX。 查表查表4-1可知，當(dāng)實(shí)現(xiàn)可知，當(dāng)實(shí)現(xiàn)A、B與非操作時(shí)，與非操作時(shí)，C0C3為為1110； 當(dāng)實(shí)現(xiàn)當(dāng)實(shí)現(xiàn)A、B或非操作時(shí)，或非操作時(shí)，C0C3為為1000； 當(dāng)實(shí)現(xiàn)當(dāng)實(shí)現(xiàn)A、B異或操作時(shí)，異或操作時(shí)，C0C3為為0110； 當(dāng)實(shí)現(xiàn)當(dāng)實(shí)現(xiàn)A信號(hào)倒相操作時(shí)，信號(hào)倒相操作時(shí)，C0C3為為1010；AKKABABKKBAKKBAKKZ01010101A、B與非操作時(shí)，與非操

8、作時(shí)，C0C3為為1110；A、B或非操作時(shí)，或非操作時(shí)，C0C3為為1000；A、B異或操作時(shí)，異或操作時(shí)，C0C3為為0110；A信號(hào)倒相操作時(shí)，信號(hào)倒相操作時(shí)，C0C3為為1010。4.2.2 棒狀圖棒狀圖 4.3 PLA及其拓展結(jié)構(gòu)及其拓展結(jié)構(gòu) 可編程邏輯陣列可編程邏輯陣列PLA也是典型的晶體管規(guī)則也是典型的晶體管規(guī)則陣列結(jié)構(gòu)，它采用兩級(jí)陣列結(jié)構(gòu)，它采用兩級(jí)ROM形式構(gòu)造電路，其兩形式構(gòu)造電路，其兩級(jí)級(jí)ROM陣列分別為陣列分別為“與平面與平面”和和“或平面或平面”，這，這是源于大多數(shù)邏輯表達(dá)式采用是源于大多數(shù)邏輯表達(dá)式采用“與與-或或”結(jié)構(gòu)。結(jié)構(gòu)。 它不用譯碼電路而直接將輸入變量的原量

9、和它不用譯碼電路而直接將輸入變量的原量和非量送入晶體管陣列。非量送入晶體管陣列。 實(shí)際的實(shí)際的PLA結(jié)構(gòu)中，結(jié)構(gòu)中，“與平面與平面”并不是由并不是由“與與門門”陣列構(gòu)成，同樣的，陣列構(gòu)成，同樣的，“或平面或平面”也不是也不是“或門或門”陣列，其兩個(gè)陣列，其兩個(gè)“平面平面”的組合是以的組合是以“或非或非-或非或非”或者或者“與非與非-與非與非”，或者其他變形結(jié)構(gòu)的陣列形，或者其他變形結(jié)構(gòu)的陣列形式出現(xiàn)。式出現(xiàn)。 4.3.1 “與非與非-與非與非”陣列結(jié)構(gòu)陣列結(jié)構(gòu)dbdcacbaZ4.3.2 “或非或非-或非或非”陣列結(jié)構(gòu)陣列結(jié)構(gòu) dbdcacbaZ 當(dāng)用當(dāng)用“或非或非-或非或非”結(jié)構(gòu)結(jié)構(gòu)PLA實(shí)

10、現(xiàn)邏輯時(shí)必須輸入取反、實(shí)現(xiàn)邏輯時(shí)必須輸入取反、輸出取反。輸出取反。 例例3：用或非：用或非-或非結(jié)構(gòu)的或非結(jié)構(gòu)的PLA實(shí)現(xiàn)下面的邏輯實(shí)現(xiàn)下面的邏輯解：這個(gè)邏輯函數(shù)就是例解：這個(gè)邏輯函數(shù)就是例2描述的邏輯，我們?cè)诶枋龅倪壿?，我們?cè)诶?中采用的是中采用的是ROM+MUX的結(jié)構(gòu)，現(xiàn)在采用的結(jié)構(gòu)，現(xiàn)在采用PLA進(jìn)行設(shè)計(jì)。首先需將函數(shù)進(jìn)行設(shè)計(jì)。首先需將函數(shù)化為標(biāo)準(zhǔn)的與化為標(biāo)準(zhǔn)的與-或表達(dá)式：或表達(dá)式： AKKABABKKBAKKBAKKZ 01010101 AKKABKKABKKBAKKBKKAKKAKKABABKKBAKKBAKKZ 01010101010101010101AKKABKKABKKBA

11、KKBKKAKKZ 0101010101014.3.3 多級(jí)門陣列多級(jí)門陣列(MGA) MGA是在是在PLA基礎(chǔ)上變化而成的多級(jí)門結(jié)構(gòu)，雖然基礎(chǔ)上變化而成的多級(jí)門結(jié)構(gòu)，雖然它被稱為門陣列，實(shí)際上它是多級(jí)它被稱為門陣列，實(shí)際上它是多級(jí)PLA的組合，一個(gè)最明的組合，一個(gè)最明顯的標(biāo)志是它對(duì)輸入、輸出位置的限制。顯的標(biāo)志是它對(duì)輸入、輸出位置的限制。 因?yàn)樵诿繅K因?yàn)樵诿繅KPLA中，中，“與平面與平面”只能外部輸入，內(nèi)部只能外部輸入，內(nèi)部輸出，輸出，“或平面或平面”只能內(nèi)部輸入，外部輸出。只能內(nèi)部輸入，外部輸出。 4.4 門陣列門陣列 門陣列是一種規(guī)則化的版圖結(jié)構(gòu)。門陣列版圖門陣列是一種規(guī)則化的版圖結(jié)構(gòu)。

12、門陣列版圖采用行式結(jié)構(gòu)，在單元行內(nèi)規(guī)則的排列著以標(biāo)準(zhǔn)門采用行式結(jié)構(gòu)，在單元行內(nèi)規(guī)則的排列著以標(biāo)準(zhǔn)門定義的門單元。定義的門單元。 嚴(yán)格地講，門陣列不是一個(gè)實(shí)現(xiàn)邏輯的電路結(jié)嚴(yán)格地講，門陣列不是一個(gè)實(shí)現(xiàn)邏輯的電路結(jié)構(gòu)，它是一種版圖形式。構(gòu)，它是一種版圖形式。 4.4.1 門陣列單元門陣列單元 4.4.2 整體結(jié)構(gòu)設(shè)計(jì)準(zhǔn)則整體結(jié)構(gòu)設(shè)計(jì)準(zhǔn)則 電源、地線必須用鋁引線，為了使電源和地線通達(dá)各個(gè)電源、地線必須用鋁引線，為了使電源和地線通達(dá)各個(gè)單元，它們應(yīng)設(shè)計(jì)成叉指形。電源、地線在各單元行的單元，它們應(yīng)設(shè)計(jì)成叉指形。電源、地線在各單元行的位置、寬度必須一致。對(duì)于外部的輸入、輸出單元的電位置、寬度必須一致。對(duì)于外

13、部的輸入、輸出單元的電源和地線的設(shè)計(jì)采用源和地線的設(shè)計(jì)采用“回回” 字型結(jié)構(gòu)，以保證電源和地字型結(jié)構(gòu)，以保證電源和地線能夠通達(dá)到每一個(gè)單元。線能夠通達(dá)到每一個(gè)單元。 采用垂直布線法，即水平方向用鋁線作為各單元間的互采用垂直布線法，即水平方向用鋁線作為各單元間的互連線。垂直方向用多晶硅條或擴(kuò)散條作為穿越單元行的連線。垂直方向用多晶硅條或擴(kuò)散條作為穿越單元行的通信以及鋁引線交叉的通道。由于鋁線與多晶硅條或擴(kuò)通信以及鋁引線交叉的通道。由于鋁線與多晶硅條或擴(kuò)散條可以互相跨越，因此它們可以共用同一個(gè)布線通道。散條可以互相跨越，因此它們可以共用同一個(gè)布線通道。 采用采用“行式結(jié)構(gòu)行式結(jié)構(gòu)”，即單元行和布線

14、通道間隔排列，這，即單元行和布線通道間隔排列，這種間隔便于種間隔便于CAD軟件實(shí)現(xiàn)自動(dòng)布局布線。軟件實(shí)現(xiàn)自動(dòng)布局布線。 用掩模版編程的用掩模版編程的I/O PAD單元或獨(dú)立的單元或獨(dú)立的I/O單元位于芯單元位于芯片四周。片四周。 4.4.3 門陣列在門陣列在VLSI設(shè)計(jì)中的應(yīng)用形式設(shè)計(jì)中的應(yīng)用形式 門陣列是一種規(guī)則陣列形式的版圖，與前面介紹門陣列是一種規(guī)則陣列形式的版圖，與前面介紹的晶體管規(guī)則陣列所不同的是，在前述的晶體管規(guī)則的晶體管規(guī)則陣列所不同的是，在前述的晶體管規(guī)則陣列中，版圖和電路形式是相關(guān)的，運(yùn)用什么樣的版陣列中，版圖和電路形式是相關(guān)的，運(yùn)用什么樣的版圖必須有配套的電路設(shè)計(jì)方法。門陣

15、列版圖對(duì)電路設(shè)圖必須有配套的電路設(shè)計(jì)方法。門陣列版圖對(duì)電路設(shè)計(jì)沒有嚴(yán)格的要求，可以完全按照人們習(xí)慣的設(shè)計(jì)方計(jì)沒有嚴(yán)格的要求，可以完全按照人們習(xí)慣的設(shè)計(jì)方式構(gòu)造電路，不必考慮邏輯的表達(dá)式應(yīng)是什么形式。式構(gòu)造電路，不必考慮邏輯的表達(dá)式應(yīng)是什么形式。 門陣列在門陣列在VLSI設(shè)計(jì)中的應(yīng)用有兩類三種主要的應(yīng)用設(shè)計(jì)中的應(yīng)用有兩類三種主要的應(yīng)用形式：電路的完全實(shí)現(xiàn)形式，包括固定門陣列和優(yōu)化形式：電路的完全實(shí)現(xiàn)形式，包括固定門陣列和優(yōu)化門陣列；電路的局部實(shí)現(xiàn)形式，即在系統(tǒng)中的某一部門陣列；電路的局部實(shí)現(xiàn)形式，即在系統(tǒng)中的某一部分電路采用門陣列結(jié)構(gòu)加以實(shí)現(xiàn)。分電路采用門陣列結(jié)構(gòu)加以實(shí)現(xiàn)。 顯然，在第一類中，顯

16、然，在第一類中，VLSIC完全采用門陣列技術(shù)實(shí)完全采用門陣列技術(shù)實(shí)現(xiàn)設(shè)計(jì)，而第二類僅僅在現(xiàn)設(shè)計(jì)，而第二類僅僅在VLSIC中的一部分電路采用中的一部分電路采用了門陣列。了門陣列。1. 固定門陣列固定門陣列 固定門陣列采用預(yù)加工技術(shù)，就是說，在工廠里預(yù)先固定門陣列采用預(yù)加工技術(shù)，就是說，在工廠里預(yù)先就加工了一些規(guī)格化的門陣列母片，這些母片已完成了就加工了一些規(guī)格化的門陣列母片，這些母片已完成了主要的工藝流程，母片上已沉積了金屬層。所謂固定就主要的工藝流程，母片上已沉積了金屬層。所謂固定就是固定大小、固定結(jié)構(gòu)、固定是固定大小、固定結(jié)構(gòu)、固定I/O數(shù)量的門陣列。數(shù)量的門陣列。 固定大小就是對(duì)某一個(gè)預(yù)先

17、制作的母片，它的門數(shù)是固定大小就是對(duì)某一個(gè)預(yù)先制作的母片，它的門數(shù)是固定的，如固定的，如500門、門、1000門、門、5000門，等等。門，等等。 固定結(jié)構(gòu)就是對(duì)預(yù)先制作的母片，它的結(jié)構(gòu)，如陣列固定結(jié)構(gòu)就是對(duì)預(yù)先制作的母片，它的結(jié)構(gòu)，如陣列有幾列、每列有幾行、每行的門數(shù)，行間有多少水平布有幾列、每列有幾行、每行的門數(shù)，行間有多少水平布線道、列間有多少豎直布線道、陣列外圍有多少布線道，線道、列間有多少豎直布線道、陣列外圍有多少布線道，等等，都是固定的。等等，都是固定的。 固定的固定的I/O數(shù)量是指對(duì)預(yù)先制作的母片，它的外圍數(shù)量是指對(duì)預(yù)先制作的母片，它的外圍I/O的的數(shù)量、排列方式是固定的，電源、

18、地線的位置也是固定數(shù)量、排列方式是固定的，電源、地線的位置也是固定的。的。2. 優(yōu)化門陣列優(yōu)化門陣列 優(yōu)化門陣列是一種不規(guī)則的門陣列結(jié)構(gòu)，優(yōu)化門陣列是一種不規(guī)則的門陣列結(jié)構(gòu)，所謂不規(guī)則是指它的單元行的寬度可以不完所謂不規(guī)則是指它的單元行的寬度可以不完全相同，即每行的單元數(shù)可以有多有少，布全相同，即每行的單元數(shù)可以有多有少，布線通道的容量可以不完全相同。線通道的容量可以不完全相同。 3. 局部門陣列局部門陣列 所謂局部門陣列就是將集成電路中的所謂局部門陣列就是將集成電路中的一部分用門陣列結(jié)構(gòu)設(shè)計(jì)，顯然，它屬于一部分用門陣列結(jié)構(gòu)設(shè)計(jì)，顯然，它屬于優(yōu)化門陣列范疇。優(yōu)化門陣列范疇。 4.5 晶體管規(guī)則陣列設(shè)計(jì)技術(shù)應(yīng)用晶體管規(guī)則陣列設(shè)計(jì)技術(shù)應(yīng)用 1. EPLD中的宏單元中的宏單元 EPLD（Erasable Programable Logic Devices）是目前應(yīng)用最為廣泛的現(xiàn)場(chǎng)編程器件之一。它采用是目前應(yīng)用最為廣泛的現(xiàn)場(chǎng)編程器件之一。它采用電編寫和電擦除的特殊電編寫和電擦除的特殊MOS器件（器件（E2PROM器件）器件）作為晶體管規(guī)