數(shù)字邏輯電路與系統(tǒng)設(shè)計(jì)[蔣立平主編][習(xí)題解答]

1、第4章習(xí)題及解答4.1 用門電路設(shè)計(jì)一個(gè)4線2線二進(jìn)制優(yōu)先編碼器。編碼器輸入為，優(yōu)先級(jí)最高，優(yōu)先級(jí)最低，輸入信號(hào)低電平有效。輸出為，反碼輸出。電路要求加一G輸出端，以指示最低優(yōu)先級(jí)信號(hào)輸入有效。題4.1 解：根據(jù)題意，可列出真值表，求表達(dá)式，畫出電路圖。其真值表、表達(dá)式和電路圖如圖題解4.1所示。由真值表可知。4.3 試用3線8線譯碼器74138擴(kuò)展為5線32線譯碼器。譯碼器74138邏輯符號(hào)如圖4.16（a）所示。題4.3 解：5線32線譯碼器電路如圖題解4.3所示。4.5寫出圖P4.5所示電路輸出和的最簡邏輯表達(dá)式。譯碼器74138功能表如表4.6所示。題4.5解：由題圖可得：4.7 試用

2、一片4線16線譯碼器74154和與非門設(shè)計(jì)能將8421BCD碼轉(zhuǎn)換為格雷碼的代碼轉(zhuǎn)換器。譯碼器74154的邏輯符號(hào)如圖4.17所示。解：設(shè)4位二進(jìn)制碼為，4位格雷碼為。根據(jù)兩碼之間的關(guān)系可得：則將譯碼器74154使能端均接低電平，碼輸入端從高位到低位分別接，根據(jù)上述表達(dá)式，在譯碼器后加3個(gè)8輸入端與非門，可得可直接輸出。（圖略）4.9試用8選1數(shù)據(jù)選擇器74151實(shí)現(xiàn)下列邏輯函數(shù)。74151邏輯符號(hào)如圖4.37（a）所示。 題4.9解：如將按高低位順序分別連接到數(shù)據(jù)選擇器74151的地址碼輸入端，將數(shù)據(jù)選擇器的輸出作為函數(shù)值。則對(duì)各題，數(shù)據(jù)選擇器的數(shù)據(jù)輸入端信號(hào)分別為：（注意，數(shù)據(jù)選擇器的選通

3、控制端必須接有效電平，圖略） 4.11圖P4.11為4線-2線優(yōu)先編碼器邏輯符號(hào)，其功能見圖4.3（a）真值表。試用兩個(gè)4線-2線優(yōu)先編碼器、兩個(gè)2選1數(shù)據(jù)選擇器和一個(gè)非門和一個(gè)與門，設(shè)計(jì)一個(gè)帶無信號(hào)編碼輸入標(biāo)志的8線-3線優(yōu)先編碼器。 題4.11解：由圖4.3（a）真值表可見，當(dāng)編碼器無信號(hào)輸入時(shí)，因此可以利用的狀態(tài)來判斷擴(kuò)展電路中哪一個(gè)芯片有編碼信號(hào)輸入。所設(shè)計(jì)電路如圖題解4.11所示，由電路可見，當(dāng)高位編碼器（2）的時(shí)，表示高位編碼器（2）有編碼信號(hào)輸入，故選通數(shù)據(jù)選擇器的0通道，將高位編碼器（2）的碼送到端；當(dāng)高位編碼器（2）的時(shí)，表示高位編碼器（2）無編碼信號(hào)輸入，而低位編碼器（1）

4、有可能有編碼信號(hào)輸入，也可能無編碼信號(hào)輸入，則將低位編碼器（1）的碼送到端（當(dāng)無編碼信號(hào)輸入輸入時(shí)，）。編碼器輸出的最高位碼，由高位編碼器（2）的信號(hào)取反獲得。由電路可見，表示無編碼信號(hào)輸入。 4.13 試用一片3線8線譯碼器74138和兩個(gè)與非門實(shí)現(xiàn)一位全加器。譯碼器74138功能表如表4.6所示。題4.13解：全加器的輸出邏輯表達(dá)式為： 式中，為兩本位加數(shù)，為低位向本位的進(jìn)位，為本位和， 為本位向高位的進(jìn)位。根據(jù)表達(dá)式，所設(shè)計(jì)電路如圖題解4.13所示。4.15 寫出圖P4.15所示電路的輸出最小項(xiàng)之和表達(dá)式。題4.15解： 4.17 試完善圖4.47所示電路設(shè)計(jì)，使電路輸出為帶符號(hào)的二進(jìn)制

5、原碼。題4.17解：由于加減器的輸入均為二進(jìn)制正數(shù)，所以，當(dāng)電路作加法時(shí)，輸出一定為正，這時(shí)圖4.47中的表示進(jìn)位。當(dāng)時(shí)，電路作減法運(yùn)算，電路實(shí)現(xiàn)功能。由例4.15分析可知，當(dāng)時(shí)，電路輸出即為原碼；當(dāng)時(shí)，應(yīng)將電路輸出取碼，使其成為原碼。設(shè)電路符號(hào)位為，進(jìn)位位為，可寫出和的表達(dá)式為，。當(dāng)時(shí)，須對(duì)取碼。所設(shè)計(jì)電路如圖題解4.17所示。*4.19 試用兩片4位二進(jìn)制加法器7483和門電路設(shè)計(jì)一個(gè)8421BCD碼減法器，要求電路輸出為帶符號(hào)的二進(jìn)制原碼。7483的邏輯符號(hào)如圖4.46(b)所示。（提示：BCD碼減法和二進(jìn)制減法類似，也是用補(bǔ)碼相加的方法實(shí)現(xiàn)，但這里的補(bǔ)碼應(yīng)是10的補(bǔ)，而不是2的補(bǔ)。求補(bǔ)

6、電路可用門電路實(shí)現(xiàn)）題4.19解：（解題思路）首先利用兩片4位二進(jìn)制加法器7483和門電路設(shè)計(jì)一個(gè)BCD碼加法器（見例4.16）。由于用加法器實(shí)現(xiàn)減法運(yùn)算，須對(duì)輸入的減數(shù)取10的補(bǔ)，另外，還須根據(jù)BCD碼加法器的進(jìn)位信號(hào)的狀態(tài)來決定是否對(duì)BCD碼加法器輸出信號(hào)進(jìn)行取補(bǔ)。所設(shè)計(jì)的電路框如圖題解4.19所示。圖中，A為被減數(shù)，B為減數(shù)，Y為差的原碼，G為符號(hào)位。com10s為求10的補(bǔ)碼電路，該電路可根據(jù)10的補(bǔ)碼定義，通過列真值表，求邏輯表達(dá)式，然后用門電路或中規(guī)模組合電路（如譯碼器）實(shí)現(xiàn)。bcdsum為BCD碼加法器，可利用例4.16結(jié)果，也可自行設(shè)計(jì)。selcom10s為判斷求補(bǔ)電路，當(dāng)bc

7、dsum輸出進(jìn)位信號(hào)C為1時(shí)，表示結(jié)果為正，；當(dāng)C為0時(shí)，表示結(jié)果為負(fù)，Y應(yīng)是S的10 的補(bǔ)碼，利用com10s電路和數(shù)據(jù)選擇器，很容易完成該電路設(shè)計(jì)。（電路詳解略）4.23 試用一片雙4選1數(shù)據(jù)選擇器74HC4539和一片3線-8線譯碼器74138構(gòu)成一個(gè)3位并行數(shù)碼比較器。要求：電路輸入為兩個(gè)3位二進(jìn)制數(shù)，輸出為1位，當(dāng)輸入兩數(shù)相同時(shí)，輸出為0，不同時(shí)輸出為1。數(shù)據(jù)選擇器74HC4539功能表見圖4.34(b)所示，譯碼器74138功能表如表4.6所示。題4.23解：首先將雙4選1數(shù)據(jù)選擇器74HC4539連接成8選1數(shù)據(jù)選擇器，如圖4.36所示。8選1數(shù)據(jù)選擇器和3線-8線譯碼器7413

8、8構(gòu)成的并行數(shù)碼比較器如圖題解4.23所示。圖中，和為兩個(gè)需比較的二進(jìn)制數(shù)，A 被加到數(shù)據(jù)選擇器的地址輸入端，B被加到譯碼器的輸入端，容易看出，當(dāng)時(shí)，數(shù)據(jù)選擇器的輸出；當(dāng)時(shí)，。 4.25 試用一片4位數(shù)值比較器74HC85構(gòu)成一個(gè)數(shù)值范圍指示器，其輸入變量ABCD為8421BCD碼，用以表示一位十進(jìn)制數(shù)X。當(dāng)X5時(shí)，該指示器輸出為1。否則輸出為0。74HC85功能表如表4.15所示。題4.25解：該題最簡單的解法是利用4位數(shù)值比較器74HC85將輸入的8421BCD碼與4比較，電路圖如圖題解4.25所示。 4.27 試用4位數(shù)值比較器74HC85和邏輯門，設(shè)計(jì)一個(gè)能同時(shí)對(duì)3個(gè)4位二進(jìn)制數(shù)進(jìn)行比

9、較的數(shù)值比較器，使該比較器的輸出滿足下列真值表要求(設(shè)3個(gè)二進(jìn)制分別為：,。74HC85功能表如表4.15所示。題4.27解：首先用3個(gè)數(shù)值比較器74HC85分別完成和、和、和之間的比較，比較的結(jié)果有3組，分別是，；，；，。利用這3組結(jié)果，根據(jù)題目要求，加8個(gè)門電路，可完成電路設(shè)計(jì)。電路圖如圖題解4.27所示。4.29 試用兩片74HC382ALU芯片連成8位減法器電路。74HC382的邏輯符號(hào)和功能表如圖4.65所示。題4.29解：兩片74HC382ALU芯片連成8位減法器電路如圖題解4.29所示。圖中ALU（1）為低位芯片，ALU（2）為高位芯片，要實(shí)現(xiàn)減法運(yùn)算，選擇碼必須為001，低位芯

10、片的CN輸入必須為0。習(xí)題5.1 請(qǐng)根據(jù)圖P5.1所示的狀態(tài)表畫出相應(yīng)的狀態(tài)圖，其中X為外部輸入信號(hào)，Z為外部輸出信號(hào)，A、B、C、D是時(shí)序電路的四種狀態(tài)。 圖P5.1 圖P5.2題5.1 解：圖 題解5.15.3 在圖5.4所示RS鎖存器中，已知S和R端的波形如圖P5.3所示，試畫出Q和對(duì)應(yīng)的輸出波形。 圖P5.3題5.3 解： 圖 題解5.35.5 在圖5.10所示的門控D鎖存器中，已知C和D端的波形如圖P5.5所示，試畫出Q和對(duì)應(yīng)的輸出波形。 圖P5.5題5.5 解：圖 題解5.55.7 已知主從RS觸發(fā)器的邏輯符號(hào)和CLK、S、R端的波形如圖P5.7所示，試畫出Q端對(duì)應(yīng)的波形（設(shè)觸發(fā)器

11、的初始狀態(tài)為0）。圖P5.7題5.7 解：圖 題解5.75.9 圖P5.9為由兩個(gè)門控RS鎖存器構(gòu)成的某種主從結(jié)構(gòu)觸發(fā)器，試分析該觸發(fā)器邏輯功能，要求：（1）列出特性表； （2）寫出特性方程；（3）畫出狀態(tài)轉(zhuǎn)換圖；（4）畫出狀態(tài)轉(zhuǎn)換圖。圖 題解5.9題5.9 解：（1）特性表為： CLK X YQnQn+1× × × 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1×01010101Qn01001110（2） 特性方程為：（3） 狀態(tài)轉(zhuǎn)換圖為：圖 題解5.9（3）（4）該電路是一個(gè)下降邊沿有效的主從JK觸發(fā)器。5.11 在圖P5.

12、11（a）中，F(xiàn)F1和FF2均為負(fù)邊沿型觸發(fā)器，試根據(jù)P5.11（b）所示CLK和X信號(hào)波形，畫出Q1、Q2的波形（設(shè)FF1、FF2的初始狀態(tài)均為0）。 圖P5.11題5.11 解： 圖 題解5.115.13 試畫出圖P5.13所示電路在連續(xù)三個(gè)CLK信號(hào)作用下Q1及Q2端的輸出波形（設(shè)各觸發(fā)器的初始狀態(tài)均為0）。圖P5.13題5.13 解：圖 題解5.135.15 試用邊沿D觸發(fā)器構(gòu)成邊沿T觸發(fā)器。題5.15 解：D觸發(fā)器的特性方程為：T觸發(fā)器的特性方程為： 所以，5.17請(qǐng)分析圖P5.17所示的電路，要求： （1）寫出各觸發(fā)器的驅(qū)動(dòng)方程和輸出方程； （2）寫出各觸發(fā)器的狀態(tài)方程；（3）列出

13、狀態(tài)表；（4）畫出狀態(tài)轉(zhuǎn)換圖。圖P5.17題5.17 解：（1） 驅(qū)動(dòng)方程為： ； ；輸出方程為：（2） 各觸發(fā)器的狀態(tài)方程分別為：； （3） 狀態(tài)表為：X Q1n Q0nQ1n+1 Q0n+1 Z0 0 0 0 0 00 0 1 0 0 00 1 00 0 00 1 10 0 01 0 00 1 01 0 11 0 01 1 01 0 11 1 11 0 1（4）狀態(tài)轉(zhuǎn)換圖為：圖 題解5.17（4）5.19請(qǐng)分析圖P5.19所示的電路，要求：（1）寫出各觸發(fā)器的驅(qū)動(dòng)方程；（2）寫出各觸發(fā)器的狀態(tài)方程；（3）列出狀態(tài)表；（4）畫出狀態(tài)轉(zhuǎn)換圖(要求畫成Q3Q2Q1)。圖P5.19題5.19 解：

14、（1） 驅(qū)動(dòng)方程為：； ； ；（2） 各觸發(fā)器的狀態(tài)方程分別為：； ； ；（3） 狀態(tài)表為：Q3n Q2n Q1nQ3n+1 Q2n+1 Q1n+10 0 0 0 0 1 0 0 1 0 1 00 1 00 1 10 1 11 0 01 0 01 0 11 0 10 0 01 1 01 1 11 1 10 0 0（4）狀態(tài)轉(zhuǎn)換圖為：圖 題解5.19（4）5.21下圖是某時(shí)序電路的狀態(tài)圖，該電路是由兩個(gè)D觸發(fā)器FF1和FF0組成的，試求出這兩個(gè)觸發(fā)器的輸入信號(hào)D1和D0的表達(dá)式。圖中A為輸入變量。 圖P5.21題5.21 解： 圖 題解5.21所以，這兩個(gè)觸發(fā)器的輸入信號(hào)D1和D0的表達(dá)式分別為

15、：5.23 試用JK觸發(fā)器和少量門設(shè)計(jì)一個(gè)模6可逆同步計(jì)數(shù)器。計(jì)數(shù)器受X輸入信號(hào)控制，當(dāng)X=0時(shí)，計(jì)數(shù)器做加法計(jì)數(shù)；當(dāng)X=1時(shí)，計(jì)數(shù)器做減法計(jì)數(shù)。題5.23 解：由題意可得如下的狀態(tài)圖和狀態(tài)表： 分離、的卡諾圖，得 所以， 電路能自啟動(dòng)。（圖略）注：答案不唯一第6章題解：6.1 試用4個(gè)帶異步清零和置數(shù)輸入端的負(fù)邊沿觸發(fā)型JK觸發(fā)器和門電路設(shè)計(jì)一個(gè)異步余3BCD碼計(jì)數(shù)器。題6.1 解：余3BCD碼計(jì)數(shù)器計(jì)數(shù)規(guī)則為：0011010011000011，由于采用異步清零和置數(shù)，故計(jì)數(shù)器應(yīng)在1101時(shí)產(chǎn)生清零和置數(shù)信號(hào)，所設(shè)計(jì)的電路如圖題解6.1所示。6.3 試用D觸發(fā)器和門電路設(shè)計(jì)一個(gè)同步4位格雷碼

16、計(jì)數(shù)器。題6.3 解：根據(jù)格雷碼計(jì)數(shù)規(guī)則，計(jì)數(shù)器的狀態(tài)方程和驅(qū)動(dòng)方程為: 按方程畫出電路圖即可，圖略。6.5 試用4位同步二進(jìn)制計(jì)數(shù)器74163實(shí)現(xiàn)十二進(jìn)制計(jì)數(shù)器。74163功能表如表6.4所示。題 6.5 解：可采取同步清零法實(shí)現(xiàn)。電路如圖題解6.5所示。6.7 試用4位同步二進(jìn)制計(jì)數(shù)器74163和門電路設(shè)計(jì)一個(gè)編碼可控計(jì)數(shù)器，當(dāng)輸入控制變量M=0時(shí)，電路為8421BCD碼十進(jìn)制計(jì)數(shù)器，M=1時(shí)電路為5421BCD碼十進(jìn)制計(jì)數(shù)器，5421BCD碼計(jì)數(shù)器狀態(tài)圖如下圖P6.7所示。74163功能表如表6.4所示。 題6.7 解：實(shí)現(xiàn)8421BCD碼計(jì)數(shù)器，可采取同步清零法；5421BCD碼計(jì)數(shù)器

17、可采取置數(shù)法實(shí)現(xiàn)，分析5421BCD碼計(jì)數(shù)規(guī)則可知，當(dāng)時(shí)需置數(shù)，應(yīng)置入的數(shù)為：。加入控制信號(hào)M，即可完成電路設(shè)計(jì)。電路如圖題解6.7所示。6.9 試用同步十進(jìn)制計(jì)數(shù)器74160和必要的門電路設(shè)計(jì)一個(gè)365進(jìn)制計(jì)數(shù)器。要求 各位之間為十進(jìn)制關(guān)系。74160功能表如表6.6所示。題6.9 解：用3片74160構(gòu)成3位十進(jìn)制計(jì)數(shù)器，通過反饋置數(shù)法，完成365進(jìn)制計(jì)數(shù)器設(shè)計(jì)。電路如圖題解6.9所示。6.11 圖P6.11所示電路是用二十進(jìn)制優(yōu)先編碼器74147和同步十進(jìn)制計(jì)數(shù)器74160組成的可控制分頻器。已知CLK端輸入脈沖的頻率為10KHz，試說明當(dāng)輸入控制信號(hào)A，B，C，D，E，F(xiàn)，G，H，I分

18、別為低電平時(shí)，Y端輸出的脈沖頻率各為多少。優(yōu)先編碼器74147功能表如表4.4所示，74160功能表如表6.6所示。 題6.11 解: 當(dāng)時(shí)，74160構(gòu)成模9計(jì)數(shù)器，端輸出頻率為KHz； 當(dāng)時(shí)，74160構(gòu)成模8計(jì)數(shù)器，端輸出頻率為KHz； 當(dāng)時(shí)，74160構(gòu)成模7計(jì)數(shù)器，端輸出頻率為KHz； 當(dāng)時(shí)，74160構(gòu)成模6計(jì)數(shù)器，端輸出頻率為KHz； 當(dāng)時(shí)，74160構(gòu)成模5計(jì)數(shù)器，端輸出頻率為KHz； 當(dāng)時(shí)，74160構(gòu)成模4計(jì)數(shù)器，端輸出頻率為KHz；當(dāng)時(shí)，74160構(gòu)成模3計(jì)數(shù)器，端輸出頻率為KHz； 當(dāng)時(shí)，74160構(gòu)成模2計(jì)數(shù)器，端輸出頻率為KHz； 當(dāng)時(shí)，74160循環(huán)置9，端輸出頻

19、率為0Hz；6.13 試用D觸發(fā)器、與非門和一個(gè)2線4線譯碼器設(shè)計(jì)一個(gè)4位多功能移位寄存器，移位寄存器的功能表如圖P6.13所示。題6.13 解: 以i單元示意(左側(cè)為i-1單元，右側(cè)為i+1單元)，示意圖如圖題解6.13所示。6.15 參照串行累加器示意圖（見圖6.40），試用4片移位寄存器79194、一個(gè)全加器和一個(gè)D觸發(fā)器設(shè)計(jì)一個(gè)8位累加器，說明累加器的工作過程，畫出邏輯圖。移位寄存器79194功能表如表6.10所示。題6.15 解: 8位串行累加器電路如圖題解6.15所示。累加器的工作過程為：首先通過清零信號(hào)使累加器清零，然后使，電路進(jìn)入置數(shù)狀態(tài)，這時(shí)可將第一組數(shù)送到并行數(shù)據(jù)輸入端，在

20、CLK脈沖作用下，將數(shù)據(jù)存入右側(cè)輸入寄存器中。其后，使電路改變成右移狀態(tài)（），在連續(xù)8個(gè)CLK脈沖作用后，輸入寄存器中的數(shù)據(jù)將傳遞到左側(cè)輸出寄存器中。接著可并行輸入第2組數(shù)據(jù)，連續(xù)8個(gè)CLK移位脈沖作用后，輸出寄存器的數(shù)據(jù)將是前兩組數(shù)據(jù)之和。以此往復(fù)，實(shí)現(xiàn)累加功能。6.17 試用移位寄存器79194和少量門設(shè)計(jì)一個(gè)能產(chǎn)生序列信號(hào)為00001101的移存型序列信號(hào)發(fā)生器。移位寄存器79194功能表如表6.10所示。題6.17 解: （1）電路按下列狀態(tài)變換()： 000000010011011011011010010010000000（2）使74194工作在左移狀態(tài)(SA1，SB0)若考慮自啟動(dòng)

21、， （結(jié)果不唯一），電路圖如圖題解6.17所示。 6.19 試分析圖P6.19所示電路，畫出完整狀態(tài)轉(zhuǎn)換圖，說明這是幾進(jìn)制計(jì)數(shù)器，能否自啟動(dòng)？移位寄存器79194功能表如表6.10所示。題6.19 解: 狀態(tài)轉(zhuǎn)換圖如圖題解6.19所示?？梢姡@是一個(gè)能自啟動(dòng)的模7計(jì)數(shù)器。習(xí)題7.1 若某存儲(chǔ)器的容量為1M×4位，則該存儲(chǔ)器的地址線、數(shù)據(jù)線各有多少條？題7.1 解：該存儲(chǔ)器的地址線有10條，數(shù)據(jù)線有2條。7.3 某計(jì)算機(jī)的內(nèi)存儲(chǔ)器有32位地址線、32位并行數(shù)據(jù)輸入、輸出線，求該計(jì)算機(jī)內(nèi)存的最大容量是多少？題7.3 解： 該計(jì)算機(jī)內(nèi)存的最大容量是232×32位。7.5 已知RO

22、M的數(shù)據(jù)表如表P7.5所示，若將地址輸入A3、A2、A1和A0作為3個(gè)輸入邏輯變量，將數(shù)據(jù)輸出F3、F2、F1和F0作為函數(shù)輸出，試寫出輸出與輸入間的邏輯函數(shù)式。表P7.5題7.5 解： 7.7 請(qǐng)用容量為1K×4位的Intel2114芯片構(gòu)成4K×4位的RAM，要求畫出電路圖。題7.7 解：圖 題解7.77.9 已知4輸入4輸出的可編程邏輯陣列器件的邏輯圖如圖P7.9所示，請(qǐng)寫出其邏輯函數(shù)輸出表達(dá)式。圖P7.9 題7.9 解： 7.11 假設(shè)GAL器件的結(jié)構(gòu)控制字取值分別為：，請(qǐng)畫出OLMC(n)的等效電路圖。題7.11 解： 當(dāng)GAL器件的結(jié)構(gòu)控制字取值分別為：，時(shí)，畫

23、出OLMC工作在純組合輸出模式，低電平輸出有效，其等效電路如圖題解7.11所示。圖 題解7.117.13 請(qǐng)問CPLD的基本結(jié)構(gòu)包括哪幾部分？各部分的功能是什么？題7.13 解：CPLD產(chǎn)品種類和型號(hào)繁多，雖然它們的具體結(jié)構(gòu)形式各不相同，但基本結(jié)構(gòu)都由若干個(gè)可編程的邏輯模塊、輸入/輸出模塊和一些可編程的內(nèi)部連線陣列組成。如Lattice公司生產(chǎn)的在系統(tǒng)可編程器件ispLSI1032，主要由全局布線區(qū)（GRP）、通用邏輯模塊（GLB）、輸入/輸出單元（IOC）、輸出布線區(qū)（ORP）和時(shí)鐘分配網(wǎng)絡(luò)（CDN）構(gòu)成。全局布線區(qū)GRP位于器件的中心，它將通用邏輯塊GLB的輸出信號(hào)或I/O單元的輸入信號(hào)連

24、接到GLB的輸入端。通用邏輯塊GLB位于全局布線區(qū)GRP的四周，每個(gè)GLB相當(dāng)于一個(gè)GAL器件。輸入/輸出單元IOC位于器件的最外層，它可編程為輸入、輸出和雙向輸入/輸出模式。輸出布線區(qū)ORP是介于GLB和IOC之間的可編程互連陣列，以連接GLB輸出到IOC。時(shí)鐘分配網(wǎng)絡(luò)CDN產(chǎn)生5個(gè)全局時(shí)鐘信號(hào)，以分配給GLB和IOC使用。7.15 若用XC4000系列的FPGA器件實(shí)現(xiàn)4線-16線譯碼器，請(qǐng)問最少需占用幾個(gè)CLB?題7.15 解： 最少需占用8個(gè)CLB。 第一個(gè)CLB可以完成任意兩個(gè)獨(dú)立4變量邏輯函數(shù)或任意一個(gè)5變量邏輯函數(shù)，產(chǎn)生兩個(gè)輸出。而4線-16線譯碼器由4個(gè)輸入變量產(chǎn)生16個(gè)輸出變

25、量，那么8個(gè)CLB的G、F組合邏輯函數(shù)發(fā)生器的輸入端均共用譯碼器的4個(gè)輸入變量，而每個(gè)CLB則分別完成譯碼器的16個(gè)輸出變量中的2個(gè)輸出。具體實(shí)現(xiàn)如圖題解7.15。圖 題解7.15第8章習(xí)題及解答8.1 在圖8.3（a）用5G555定時(shí)器接成的施密特觸發(fā)電路中，試問： （1）當(dāng)時(shí)，而且沒有外接控制電壓時(shí)，、和各為多少伏？ （2）當(dāng)時(shí)，控制電壓時(shí)，、和各為多少伏？題8.1 解： ， ， ； ， ，。8.3 圖P8.3（a）為由5G555構(gòu)成的單穩(wěn)態(tài)觸發(fā)電路，若已知輸入信號(hào)的波形如圖P8.3（b）所示，電路在t=0時(shí)刻處于穩(wěn)態(tài)。 （1）根據(jù)輸入信號(hào)的波形圖定性畫出和輸出電壓對(duì)應(yīng)的波形。 （2）如在

26、5G555定時(shí)器的5腳和1腳間并接一只10K的電阻，試說明輸出波形會(huì)發(fā)生怎樣的變化？ （a） （b）圖 P8.3題8.3 解：（1）對(duì)應(yīng)的波形如圖題解8.3（a）所示。圖 題解8.3（a） （2）如在5G555定時(shí)器的5腳和1腳間并接一只10K的電阻，則輸出脈沖寬度等于電容電壓從0上升到所需時(shí)間，因此輸出脈沖寬度要比圖題解8.3（a）波形中窄。對(duì)應(yīng)的波形如圖題解8.3（b）所示。圖 題解8.3（b）8.5 圖P8.5（a）所示是用集成單穩(wěn)態(tài)觸發(fā)電路74121和D觸發(fā)器構(gòu)成的噪聲消除電路，圖P8.5（b）為輸入信號(hào)。設(shè)單穩(wěn)態(tài)觸發(fā)電路的輸出脈沖寬度滿足（其中為噪聲，為信號(hào)脈寬），試定性畫出和的對(duì)應(yīng)波形。圖 P8.5題8.5 解：波形圖如圖題解8.5所示。圖 題解8.58.7 在圖8.19所示用5G555定時(shí)器構(gòu)成的多諧振蕩器中，若，試計(jì)算電路的振蕩頻率和占空比。若要保持頻率不變，而使占空比，試畫出改進(jìn)電路。題8.7 解：（1） = Hz （2）改進(jìn)電路如題解8.7所示。圖 題解8.7為使占空比為，。取電容F，而要使振蕩頻率不變，應(yīng)使 Hz得：8.9 分析圖P8.9所示電路，說明： （1）按鈕A未按時(shí)，兩個(gè)5G55