第3章組合邏輯電路

1、數(shù)字電路就結(jié)構(gòu)和工作原理而言，可分為數(shù)字電路就結(jié)構(gòu)和工作原理而言，可分為組合邏輯電路組合邏輯電路時(shí)序邏輯電路時(shí)序邏輯電路無記憶元件無記憶元件有記憶元件有記憶元件組合邏輯電路組合邏輯電路定義定義：任意時(shí)刻的輸出狀態(tài)只決定于該：任意時(shí)刻的輸出狀態(tài)只決定于該時(shí)刻的輸入狀態(tài)，而時(shí)刻的輸入狀態(tài)，而 與從前的狀態(tài)無關(guān)。與從前的狀態(tài)無關(guān)。X1X2X3:XnZ1Z2Z3:ZmZ1= f1(X1, X2, Xn）Z2= f2(X1, X2, Xn）Zm= fm(X1, X2, Xn）它們之間的關(guān)系是：它們之間的關(guān)系是： 根據(jù)邏輯圖，根據(jù)邏輯圖，寫出寫出邏輯函數(shù)的表達(dá)式，然后列邏輯函數(shù)的表達(dá)式，然后列出真值表，經(jīng)

2、卡諾圖化簡變換后，得知電路功能。出真值表，經(jīng)卡諾圖化簡變換后，得知電路功能。這個(gè)過程就是組合邏輯電路的分析。這個(gè)過程就是組合邏輯電路的分析。1.分析的目的：是為了確定電路的的邏輯功能。分析的目的：是為了確定電路的的邏輯功能。(1) 由邏輯圖寫出各輸出端的邏輯表達(dá)式；由邏輯圖寫出各輸出端的邏輯表達(dá)式；(2) 化簡和變換各邏輯表達(dá)式；化簡和變換各邏輯表達(dá)式；(3) 列出真值表；列出真值表；(4) 根據(jù)真值表和邏輯表達(dá)式對邏輯電路進(jìn)行分析，根據(jù)真值表和邏輯表達(dá)式對邏輯電路進(jìn)行分析， 最后確定其功能。最后確定其功能?；喕喌贸鼋Y(jié)論（邏輯功能）。得出結(jié)論（邏輯功能）。邏輯電路圖邏輯電路圖寫出邏輯表達(dá)式

3、寫出邏輯表達(dá)式分析方法：分析方法：2. 組合邏輯電路的分析步驟：組合邏輯電路的分析步驟：BAZ )(CBAY 例例1 1 已知邏輯電路如圖所示，分析該電已知邏輯電路如圖所示，分析該電 路的功能。路的功能。 =1 =1 Y B C A Z CZY 1.根據(jù)邏輯圖，寫出輸出邏輯表達(dá)式根據(jù)邏輯圖，寫出輸出邏輯表達(dá)式2. 列寫真值表。列寫真值表。 3. 確定邏輯功能：確定邏輯功能： 解：解：CBA )(CBA 電路具有為奇校驗(yàn)功能。電路具有為奇校驗(yàn)功能。例題例題1 1 一個(gè)雙輸入端、雙輸一個(gè)雙輸入端、雙輸出端的組合邏輯電路如圖出端的組合邏輯電路如圖所示，分析該電路的功能。所示，分析該電路的功能。 Z2

4、 Z3 S B A Z1 C & & & & 1 ABABA ABB 2323SZZZZ()()A ABB AB1CZAB邏輯功能：邏輯功能：半加器半加器 A ABB ABABABAB解：解：例例20 01 01 00 1組合邏輯電路的設(shè)計(jì)步驟組合邏輯電路的設(shè)計(jì)步驟 . .根據(jù)實(shí)際邏輯問題確定輸入、輸出變量，根據(jù)實(shí)際邏輯問題確定輸入、輸出變量，并定義邏輯狀態(tài)的含義；并定義邏輯狀態(tài)的含義； . .根據(jù)輸入、輸出的因果關(guān)系，列出真值表；根據(jù)輸入、輸出的因果關(guān)系，列出真值表；. .由真值表寫出邏輯表達(dá)式，根據(jù)需要簡化。由真值表寫出邏輯表達(dá)式，根據(jù)需要簡化。 . .選定

5、器件類型選定器件類型和變換邏輯表達(dá)式。和變換邏輯表達(dá)式。. .畫邏輯圖畫邏輯圖( (電路圖電路圖) ) 。設(shè)計(jì)一個(gè)表決電路，該電路輸入為設(shè)計(jì)一個(gè)表決電路，該電路輸入為A、B、C，輸出是，輸出是Y。當(dāng)輸入有兩個(gè)或兩個(gè)以上為當(dāng)輸入有兩個(gè)或兩個(gè)以上為1時(shí)，輸出為時(shí)，輸出為1，其他情況輸出，其他情況輸出為為0。用與非門設(shè)計(jì)該表決電路。用與非門設(shè)計(jì)該表決電路。解：解：例例1 YABC+5+5V V要設(shè)要設(shè)計(jì)的計(jì)的邏輯邏輯電路電路設(shè)計(jì)一個(gè)表決電路，該電路輸入為設(shè)計(jì)一個(gè)表決電路，該電路輸入為A、B、C，輸出是，輸出是Y。當(dāng)輸入有兩個(gè)或兩個(gè)以上為當(dāng)輸入有兩個(gè)或兩個(gè)以上為1時(shí)，輸出為時(shí)，輸出為1，其他情況輸出，

6、其他情況輸出為為0。用與非門設(shè)計(jì)該表決電路。用與非門設(shè)計(jì)該表決電路。解：解：例例1 1） 根據(jù)題意可列出真值表。根據(jù)題意可列出真值表。 2） 畫出卡諾圖。畫出卡諾圖。 0 0 1 0 0 1 1 1 00 01 11 10 0 1 A BC 3）變換邏輯表達(dá)式）變換邏輯表達(dá)式 Y= AB+AC+BC 00010111BCACAB 3）簡化和變換邏輯表達(dá)式）簡化和變換邏輯表達(dá)式 BCACABBCACAB Y= AB+AC+BC 4）畫出邏輯電路圖。）畫出邏輯電路圖。 A B C & & & & Y 如果信號燈如果信號燈出現(xiàn)故障，出現(xiàn)故障，Z為為1RAGZRAGGR

7、AGARAGRGARZ3.3.1 編碼器編碼器 3.3.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器3.3.4 加法器加法器3.3.5 數(shù)值比較器數(shù)值比較器3.3.2 譯碼器譯碼器 / 數(shù)據(jù)分配器數(shù)據(jù)分配器 3.33.3若干常用的組合邏輯電路若干常用的組合邏輯電路編碼編碼：賦予二進(jìn)制代碼特定含義的過程稱為編碼。：賦予二進(jìn)制代碼特定含義的過程稱為編碼。如：如：8421BCD碼中用碼中用1000表示數(shù)字表示數(shù)字8如：如：ASCII碼中用碼中用100 0001表示字母表示字母A等等編碼器編碼器：具有編碼功能的邏輯電路。：具有編碼功能的邏輯電路。編碼器的邏輯功能：能將每一組輸入信息變換為相應(yīng)編碼器的邏輯功能：能將每一組輸

8、入信息變換為相應(yīng) 二進(jìn)制的代碼輸出。二進(jìn)制的代碼輸出。如如4線線-2線編碼器：將輸入的線編碼器：將輸入的4個(gè)狀態(tài)分別編成個(gè)狀態(tài)分別編成4個(gè)個(gè)2位位 二進(jìn)制數(shù)碼輸出；二進(jìn)制數(shù)碼輸出；如如8-38-3編碼器：將輸入的編碼器：將輸入的8 8個(gè)狀態(tài)分別編成個(gè)狀態(tài)分別編成8 8個(gè)個(gè)3 3位二進(jìn)位二進(jìn) 制數(shù)碼輸出；制數(shù)碼輸出；編碼器的分類：編碼器的分類：普通編碼器：普通編碼器：任何時(shí)候只允許一個(gè)編碼輸入信號有效，任何時(shí)候只允許一個(gè)編碼輸入信號有效， 否則輸出就會發(fā)生混亂。否則輸出就會發(fā)生混亂。優(yōu)先編碼器：優(yōu)先編碼器：允許同時(shí)輸入兩個(gè)以上的有效編碼信號。允許同時(shí)輸入兩個(gè)以上的有效編碼信號。 當(dāng)同時(shí)輸入幾個(gè)有

9、效編碼信號時(shí)，優(yōu)先編當(dāng)同時(shí)輸入幾個(gè)有效編碼信號時(shí)，優(yōu)先編 碼器能按預(yù)先設(shè)定的優(yōu)先級別，只對其中碼器能按預(yù)先設(shè)定的優(yōu)先級別，只對其中 優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。普通編碼器普通編碼器優(yōu)先編碼器優(yōu)先編碼器 I0 I1 I2 I3 1 1 1 1 & & & 1 1 Y0 Y1 & 輸輸 入入輸輸 出出 Y1 Y0 I0 I1 I2 I3 4輸輸入入二進(jìn)制碼輸出二進(jìn)制碼輸出（3 3）邏輯功能表）邏輯功能表321032100IIIIIIIIY 編碼器的輸入為編碼器的輸入為高電平有效高電平有效。321032101IIIIIIIIY I0 I1 I2

10、 I3 1 1 1 1 & & & 1 1 Y0 Y1 & 普通編碼器不能同普通編碼器不能同時(shí)輸入兩個(gè)以上的時(shí)輸入兩個(gè)以上的有效編碼信號。有效編碼信號。優(yōu)先編碼器的提出：優(yōu)先編碼器的提出： 如果有兩個(gè)或更多輸如果有兩個(gè)或更多輸入信號有效，將會出現(xiàn)輸入信號有效，將會出現(xiàn)輸出混亂。出混亂。 必須根據(jù)輕重緩急，規(guī)定好這些外設(shè)允許操作的必須根據(jù)輕重緩急，規(guī)定好這些外設(shè)允許操作的先后次序，即先后次序，即優(yōu)先級別優(yōu)先級別。 識別多個(gè)編碼請求信號的優(yōu)先級別，并進(jìn)行相應(yīng)識別多個(gè)編碼請求信號的優(yōu)先級別，并進(jìn)行相應(yīng)編碼的邏輯部件稱為編碼的邏輯部件稱為優(yōu)先編碼器優(yōu)先編碼器。（1）列出

11、功能表）列出功能表33210IIIIY 3321IIIY 高高低低（2）寫出邏輯表達(dá)式）寫出邏輯表達(dá)式（3）畫出邏輯電路（略）畫出邏輯電路（略） 3. 優(yōu)先編碼器優(yōu)先編碼器 圖3.3.3 P-141編碼輸出編碼輸出編碼輸入編碼輸入選通端選通端使能輸出使能輸出擴(kuò)展輸出擴(kuò)展輸出7I0I：輸入，：輸入，低電平有效低電平有效。優(yōu)先級別依次為。優(yōu)先級別依次為0I7I2Y0Y：編碼輸出端，：編碼輸出端，低電平有效低電平有效。SSS：使能輸入端；：使能輸入端；時(shí)，編碼，時(shí)，編碼，時(shí)，禁止編碼。時(shí)，禁止編碼。sYS：使能輸出端，編碼狀態(tài)下（：使能輸出端，編碼狀態(tài)下（=0=0），），若無輸入信號，若無輸入信號，

12、sY=0=0EXYS 擴(kuò)展輸出端，編碼狀態(tài)下（擴(kuò)展輸出端，編碼狀態(tài)下（ =0 =0 ），），若有輸入信號，若有輸入信號，EXY=0=0數(shù)字電路必須會看數(shù)字電路必須會看IC的功能表的功能表（3 3）第）第片工作時(shí)片工作時(shí), ,編碼器輸出范圍：編碼器輸出范圍：10001111 第第片工作時(shí)片工作時(shí), ,編碼器輸出編碼器輸出范圍范圍: : 00000111解（解（1 1）編碼器輸入）編碼器輸入1616線線, ,用兩片用兩片8-38-3線編碼器，高位為第線編碼器，高位為第 片，低位為第片，低位為第片片（2 2）實(shí)現(xiàn)優(yōu)先編碼：高位選通輸出與低位控制端連接）實(shí)現(xiàn)優(yōu)先編碼：高位選通輸出與低位控制端連接例：例

13、：用用8-38-3線優(yōu)先編碼器線優(yōu)先編碼器74LS14874LS148擴(kuò)展成擴(kuò)展成1616線線-4-4線編碼器。線編碼器。(P143)高位高位低位低位3.3.2 譯碼器譯碼器 1、譯碼器、譯碼器 的定義與功能的定義與功能2、 集成電路譯碼器集成電路譯碼器譯碼譯碼:將每個(gè)將每個(gè)輸入的二進(jìn)制代碼輸入的二進(jìn)制代碼譯成對應(yīng)的輸出高、低電平信號。譯成對應(yīng)的輸出高、低電平信號。輸入二進(jìn)制代碼，輸入二進(jìn)制代碼，如如3線線8線，線，4線線16線譯碼器線譯碼器輸入輸入4位二進(jìn)制位二進(jìn)制代碼，它是代碼，它是4線線10線譯碼器。線譯碼器。譯碼并直接驅(qū)譯碼并直接驅(qū)動(dòng)顯示字符動(dòng)顯示字符輸出高輸出高電平有效電平有效用二極

14、管與門陣列組用二極管與門陣列組成的成的3線線8線譯碼器線譯碼器P-145圖圖集成譯碼器實(shí)例：集成譯碼器實(shí)例：74LS1380Y1Y輸出端輸出端輸出輸出低電低電平平123)(SSSS iiSmY 7Y附加附加控制端控制端輸輸 入入 端端32SS 01234567YYYYYYYY)7210(Yi,imSi 7012760126501254012430123201221012100120YYYYYYYYmAAAmAAAmAAAmAAAmAAAmAAAmAAAmAAA X Y Z A2 A1 A0 74138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 & F +5V S1 2S 3S 用

15、一個(gè)用一個(gè)3 3線線88線譯碼器實(shí)現(xiàn)函數(shù)：線譯碼器實(shí)現(xiàn)函數(shù)：XYZZYXZYXZYXF 0120AAAY 0122AAAY 0124AAAY 0127AAAY XYZZYXZYXZYXYYYYF 0147譯碼器應(yīng)用例譯碼器應(yīng)用例1 174138工作條件工作條件 ： S1=1，032 SS解解: 令令A(yù)2=X,A1=Y,A0=Z；2.2.邏輯表達(dá)式：邏輯表達(dá)式： 1. 1.全加器真值表全加器真值表 設(shè)計(jì)設(shè)計(jì)3-83-8譯碼器試驗(yàn)電路譯碼器試驗(yàn)電路iiiiOiiiiABCBCACABCBACABCCBACBACBAS 7421YYYYABCCBACBACBASiiii 7653YYYYCO 試用一

16、個(gè)試用一個(gè)3線線8線譯碼器構(gòu)成一個(gè)一位二進(jìn)制全加器線譯碼器構(gòu)成一個(gè)一位二進(jìn)制全加器.解：解：3.變換表達(dá)式以適合器件的表達(dá)式變換表達(dá)式以適合器件的表達(dá)式.CA,BA,AAi順順序序注注意意原原表表達(dá)達(dá)式式中中的的變變量量令令 0124.畫電路圖。畫電路圖。 A B Ci A2 A1 A0 74138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 & S +5V S1 2S 3S CO的電路圖同學(xué)自己在此圖中畫出。的電路圖同學(xué)自己在此圖中畫出。二、二、 集成二集成二十進(jìn)制譯碼器十進(jìn)制譯碼器 74LS42 12345678910111213141516Y1Y2Y3Y4Y5Y6Y0GNDY

17、7Y8Y9A3A2A1A0VCC A0 A1 A2 A3 1 1 1 1 1 1 1 1 & & & & & & & & & & Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 功能：將功能：將8421BCD8421BCD碼譯成為碼譯成為 1010個(gè)狀態(tài)輸出。個(gè)狀態(tài)輸出。 4個(gè)個(gè)輸輸入入端端10個(gè)個(gè)輸輸出出端端圖圖3.3.10 P-149輸出為低輸出為低電平有效電平有效功功 能能 表表十進(jìn)十進(jìn)制數(shù)制數(shù)BCD輸入輸入輸輸 出出2. 集成二集成二十進(jìn)制譯碼器十進(jìn)制譯碼器74LS42P-150輸出為低輸出為低

18、電平有效電平有效 對于對于BCDBCD代碼以外的偽碼（代碼以外的偽碼（1010101011111111這這6 6個(gè)代碼）個(gè)代碼）Y Y0 0 Y Y9 9 均無低電平信號產(chǎn)生。均無低電平信號產(chǎn)生。 bcdfe 脈脈沖沖信信號號 計(jì)計(jì)數(shù)數(shù)器器 譯譯碼碼器器 驅(qū)驅(qū)動(dòng)動(dòng)器器 顯顯示示器器 KHz a b c d e f g a b c d e f g （1 1）最常用的顯示器有：半導(dǎo)體發(fā)光二極管和液晶顯示器。）最常用的顯示器有：半導(dǎo)體發(fā)光二極管和液晶顯示器。 共陽極顯示器共陽極顯示器共陰極顯示器共陰極顯示器顯示器分段布局圖顯示器分段布局圖agabcdfga b c d e f g1 1 1 1 1

19、1 00 1 1 0 0 0 01 1 0 1 1 0 1e 脈脈沖沖信信號號 計(jì)計(jì)數(shù)數(shù)器器 譯譯碼碼器器 驅(qū)驅(qū)動(dòng)動(dòng)器器 顯顯示示器器 KHz 共陰極顯示器共陰極顯示器 集成電路顯示譯碼器集成電路顯示譯碼器4 4個(gè)輸入端個(gè)輸入端3 3個(gè)控制端個(gè)控制端7 7個(gè)輸出端個(gè)輸出端P-155（2）集成電路顯示譯碼器）集成電路顯示譯碼器74487448功能框圖功能框圖ABCagb.LTRBIBI/RBO7448邏輯功能邏輯功能 P153 表3.3.7邏輯功能邏輯功能 滅燈輸入滅燈輸入BI/RBO：該控制端有時(shí)作為輸入，有時(shí)作為輸出。：該控制端有時(shí)作為輸入，有時(shí)作為輸出。當(dāng)當(dāng)BI/RBO用作輸入且用作輸入且

20、BI=0時(shí)，無論其他輸入端是什么電平，時(shí)，無論其他輸入端是什么電平，所有各段輸出所有各段輸出ag為為0，所以字形熄滅，故稱，所以字形熄滅，故稱“消隱消隱” 。 動(dòng)態(tài)滅零輸入動(dòng)態(tài)滅零輸入RBI：當(dāng)：當(dāng)LT=1，RBI=0且輸入代碼且輸入代碼 DCBA=0000時(shí)，各段輸出時(shí)，各段輸出ag均為低電平，與均為低電平，與BCD碼相應(yīng)的字形熄滅，碼相應(yīng)的字形熄滅，故稱故稱“滅零滅零” 動(dòng)態(tài)滅零輸出動(dòng)態(tài)滅零輸出RBO：BI/RBO作為輸出使用時(shí)，受控于作為輸出使用時(shí)，受控于LT和和RBI。當(dāng)。當(dāng)LT=1且且RBI=0，輸入代碼，輸入代碼DCBA=0000時(shí)，時(shí)，RBO=0；若若LT=0或者或者LT=1且且

21、RBI=1，則，則RBO=1。 試燈輸入試燈輸入LT： 當(dāng)當(dāng)LT=0時(shí)，時(shí)，BI/RBO是輸出端，且是輸出端，且RBO=1，此，此時(shí)無論其他輸入端是什么狀態(tài)，所有各段輸出時(shí)無論其他輸入端是什么狀態(tài)，所有各段輸出ag均為均為1，顯，顯示字形示字形8。一、一、 數(shù)據(jù)選擇器的定義與功能數(shù)據(jù)選擇器的定義與功能二、二、 集成電路數(shù)據(jù)選擇器集成電路數(shù)據(jù)選擇器數(shù)據(jù)選擇數(shù)據(jù)選擇： 在通道選擇信號的在通道選擇信號的作用下，將多個(gè)通道的作用下，將多個(gè)通道的數(shù)據(jù)分時(shí)傳送到公共的數(shù)據(jù)分時(shí)傳送到公共的數(shù)據(jù)通道上去的。數(shù)據(jù)通道上去的。數(shù)據(jù)選擇器數(shù)據(jù)選擇器： 是指能實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏輯電路。它的是指能實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏

22、輯電路。它的作用相當(dāng)于多個(gè)輸入的單刀多擲開關(guān)，作用相當(dāng)于多個(gè)輸入的單刀多擲開關(guān)，又稱又稱“多多路開關(guān)路開關(guān)” 。 通道選擇通道選擇數(shù)據(jù)輸出數(shù)據(jù)輸出 I0 I1 1n2I- 4 選選 1 數(shù)據(jù)選擇器電路結(jié)構(gòu)數(shù)據(jù)選擇器電路結(jié)構(gòu) A1 A0 S 1 1 1 D0 D1 D2 D3 & 1 Y 數(shù)據(jù)數(shù)據(jù)輸入端輸入端地址碼地址碼輸入端輸入端 選通端選通端低電平有效低電平有效 數(shù)據(jù)數(shù)據(jù)輸出端輸出端（1）邏輯電路）邏輯電路P-159 A1 A0 S1 1 1 D0 D1 D2 D3 & 1 Y 4 4選選1 1數(shù)選器功能表數(shù)選器功能表（2）數(shù)據(jù)選擇器工作原理及邏輯功能）數(shù)據(jù)選擇器工作原理及邏

23、輯功能S) 0(321201101001 SDAADAADAADAAY當(dāng)當(dāng)1S2S例例3.3.4：位位地地址址輸輸入入端端作作為為第第利利用用3S2012DAAA 1012DAAA 0012DAAAY 4012DAAA 5012DAAA 3012DAAA 6012DAAA 7012DAAA 二、用數(shù)據(jù)選擇器設(shè)計(jì)組合電路二、用數(shù)據(jù)選擇器設(shè)計(jì)組合電路)()()()(013012011010AADAADAADAADY 可看作三變可看作三變量量最小最小項(xiàng)項(xiàng))(1)()()(:AGGARGARGARZRAGGRAGARAGRGARZ 將將函函數(shù)數(shù)適適當(dāng)當(dāng)變變換換解解函函數(shù)數(shù)現(xiàn)現(xiàn)用用四四選選一一數(shù)數(shù)據(jù)據(jù)選

24、選擇擇器器實(shí)實(shí)1,:321001 DRDDRDGAAA比比較較兩兩式式得得)(1)()()(:AGGARGARGARRAGGRAGARAGRGARZ函數(shù)現(xiàn)用四選一數(shù)據(jù)選擇器實(shí))()()()(:013012011010AADAADAADAADY 四四選選一一數(shù)數(shù)據(jù)據(jù)選選擇擇器器函函數(shù)數(shù) 用用74LS15274LS152型型8 8選選1 1數(shù)據(jù)選擇器實(shí)現(xiàn)邏數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)式輯函數(shù)式 Y=AB+BC+AC解：將邏輯函數(shù)式用最小項(xiàng)表示解：將邏輯函數(shù)式用最小項(xiàng)表示ABCCABCBABCABBACAABCCCBAY )()()(SA A0 0A A2 2Y Y1 10 00 00 00 00 0D

25、D3 3D D2 2D D1 1D D0 0A A1 10 0D D4 40 0D D5 50 0D D6 60 0D D7 70 00 00 01 10 01 1 0 00 00 00 01 11 11 10 00 01 11 10 01 10 01 11 11 11 17474LS152LS152ABCYD D7 7D D6 6D D5 5D D4 4D D3 3D D2 2D D1 1D D0 0“1”“1”A2A1A0ABCCABCBABCABBACAABCCCBAY )()()(原原函函數(shù)數(shù)比較得比較得 D3=D5=D6=D7=1,其其余為余為0。注意函數(shù)輸入變注意函數(shù)輸入變量與地址

26、端量與地址端Ai的的對應(yīng)次序?qū)?yīng)次序2012DAAA 1012DAAA 0012:DAAAY 數(shù)數(shù)選選器器輸輸出出4012DAAA 5012DAAA 3012DAAA 6012DAAA 7012DAAA 設(shè)計(jì)數(shù)字選擇器試驗(yàn)電路設(shè)計(jì)數(shù)字選擇器試驗(yàn)電路設(shè)計(jì)一個(gè)判斷兩個(gè)設(shè)計(jì)一個(gè)判斷兩個(gè)2位二進(jìn)制數(shù)是否相等的電路位二進(jìn)制數(shù)是否相等的電路解：設(shè)解：設(shè)A=a1a0，B=b1b0，當(dāng)，當(dāng)A=B時(shí)時(shí),Y輸出輸出1;當(dāng)當(dāng)AB時(shí)時(shí),Y輸出輸出0。1.列真值表列真值表(省去省去)2.寫表達(dá)式：寫表達(dá)式：0101010101010101bbaabbaabbaabbaaY 4.與與8選選1數(shù)選器的表達(dá)式進(jìn)行比較可得：數(shù)

27、選器的表達(dá)式進(jìn)行比較可得：.D,bDD,bDD,bA,aA,aAi0072050100112 其其余余5.畫電路圖畫電路圖.（略）（略）0101010101010101)bba(ab)ba()ba()( ababbaaY3.轉(zhuǎn)化成與轉(zhuǎn)化成與8選選1數(shù)選器的表達(dá)式相近的形式數(shù)選器的表達(dá)式相近的形式1 1當(dāng)邏輯函數(shù)的當(dāng)邏輯函數(shù)的變量個(gè)數(shù)變量個(gè)數(shù)與數(shù)據(jù)選擇器與數(shù)據(jù)選擇器選擇輸入端個(gè)數(shù)選擇輸入端個(gè)數(shù)相相等時(shí)，可直接用數(shù)據(jù)選擇器來實(shí)現(xiàn)所要實(shí)現(xiàn)的邏輯函數(shù)。等時(shí)，可直接用數(shù)據(jù)選擇器來實(shí)現(xiàn)所要實(shí)現(xiàn)的邏輯函數(shù)。 2 2當(dāng)邏輯函數(shù)的當(dāng)邏輯函數(shù)的變量個(gè)數(shù)變量個(gè)數(shù)多于數(shù)據(jù)選擇器多于數(shù)據(jù)選擇器選擇輸入端數(shù)目選擇輸入端數(shù)

28、目時(shí)，應(yīng)分離出多余變量，將余下的變量分別有序地加到數(shù)時(shí)，應(yīng)分離出多余變量，將余下的變量分別有序地加到數(shù)據(jù)選擇器的數(shù)據(jù)輸入端。據(jù)選擇器的數(shù)據(jù)輸入端。 3 3一個(gè)數(shù)據(jù)選擇器只能用來實(shí)現(xiàn)一個(gè)多輸入變量的單輸出一個(gè)數(shù)據(jù)選擇器只能用來實(shí)現(xiàn)一個(gè)多輸入變量的單輸出邏輯函數(shù)。邏輯函數(shù)。 用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)時(shí)，注意點(diǎn)：用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)時(shí)，注意點(diǎn)：1. 半加器和全加器半加器和全加器 半加器半加器 全加器全加器2 .多位數(shù)加法器多位數(shù)加法器 串行進(jìn)位加法器串行進(jìn)位加法器 超前進(jìn)位集成超前進(jìn)位集成4位加法器位加法器74LS283 *超前進(jìn)位產(chǎn)生器超前進(jìn)位產(chǎn)生器741823. 減法運(yùn)算減法運(yùn)算 反碼和補(bǔ)碼反碼和補(bǔ)

29、碼 由補(bǔ)碼完成減法運(yùn)算由補(bǔ)碼完成減法運(yùn)算一、一、 一位加法器一位加法器1 1 0 11 0 0 1+011010011 A B S C HA FA Ai Bi Ci-1 Ci Si 兩個(gè)二進(jìn)制數(shù)相加時(shí)，有兩種情況：一種不考慮低位來兩個(gè)二進(jìn)制數(shù)相加時(shí)，有兩種情況：一種不考慮低位來的進(jìn)位，另一種考慮低位來的進(jìn)位。加法器也因此分為半加的進(jìn)位，另一種考慮低位來的進(jìn)位。加法器也因此分為半加器和全加器。器和全加器。半加器半加器全加器全加器兩個(gè)兩個(gè)4 4 位二進(jìn)制數(shù)相加的過程位二進(jìn)制數(shù)相加的過程: :半加器和全加器半加器和全加器1. 半加器（半加器（Half Adder） 不考慮低位進(jìn)位，將兩個(gè)不考慮低位進(jìn)

30、位，將兩個(gè)1位二進(jìn)制數(shù)位二進(jìn)制數(shù)A、B相加的器件。相加的器件。 半加器的真值表半加器的真值表 邏輯表達(dá)式邏輯表達(dá)式 邏輯圖邏輯圖 表表3.3.8 半加器的真值表半加器的真值表BABABAS C = AB A B =1 & C=AB BAS 圖圖3.3.253.3.25（a a）BABAABS ABC 用用 與與 非非 門門 的的 電電 路路 圖圖 & & & & 1 A B S C 用與非門構(gòu)成用與非門構(gòu)成AAB ABBAB 2. 全加器（全加器（Full Adder） 全加器的真值表全加器的真值表 邏輯表達(dá)式邏輯表達(dá)式 全加器真值表全加器真值表 全加器

31、能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號相加，全加器能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號。并根據(jù)求和結(jié)果給出該位的進(jìn)位信號。 0 1 0 1 1 0 1 0 Si Ai Ci-1 Bi 0 0 1 0 0 1 1 1 Ci Ai Ci-1 Bi 0 1 0 1 1 0 1 0 Si Ai Ci-1 Bi 0 0 1 0 0 1 1 1 Ci Ai Ci-1 Bi 2. 全加器（全加器（Full Adder） 全加器的真值表全加器的真值表 邏輯表達(dá)式邏輯表達(dá)式 邏輯圖邏輯圖采用包圍采用包圍0 0的方法進(jìn)行化簡得的方法進(jìn)行化簡得 ：11- - - iiiiiiiC

32、ACBBAC Ai Bi Ci-1 1 1 1 Si Ci 1 1 & & (a)邏輯圖邏輯圖1111- - - - - iiiiiiiiiiiiiCBACBACBACBAS 圖3.3.27 (b) A i B i C i - 1 C i S i C I C O 二、多位加法器二、多位加法器iiiiiiiiiiiiCIBABACOCIBASCOCI)()()()()(-1iiiiiiiiiiiiCIBABACOCIBASCOCI)()()()()(-1iiiiiiiiiiiiCIBABACOCIBASCOCI)()()()()(-174LS283基本原理：基本原理：加到第加到第

33、i位的位的進(jìn)位輸入信號是兩個(gè)加進(jìn)位輸入信號是兩個(gè)加數(shù)第數(shù)第i位以前各位（位以前各位（0 j-1）的函數(shù)，可在相加）的函數(shù)，可在相加前由前由A,B兩數(shù)確定。兩數(shù)確定。優(yōu)點(diǎn)優(yōu)點(diǎn)：快，每：快，每1位的位的和和及及最后的最后的進(jìn)位進(jìn)位基本同時(shí)產(chǎn)生。基本同時(shí)產(chǎn)生。缺點(diǎn)缺點(diǎn)：電路復(fù)雜。：電路復(fù)雜。 超前進(jìn)位集成超前進(jìn)位集成4 4位加法器位加法器7474LS283LS283 VCC B3 S3 CO A2 S2 A3 B2 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 S1 B0 C1 GND A1 S0 A0 B1 A3 B2 A2 B1 A1 B0 A0 C1 74283

34、 B3 CO S3 S2 S1 S0 74LS283邏輯框圖 74LS283引腳圖3. 超前進(jìn)位加法器的應(yīng)用超前進(jìn)位加法器的應(yīng)用例例1 用兩片用兩片74LS283構(gòu)成一個(gè)構(gòu)成一個(gè)8位二進(jìn)制數(shù)加法器。位二進(jìn)制數(shù)加法器。 A4 B4 A5 B5 A6 B6 A7 B7 74283（2） 74283（1） C1 CO C1 CO S3 S2 S1 S0 S7 S6 S5 S4 0 C7 S3 S2 S1 S0 S3 S2 S1 S0 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 在片內(nèi)是超前進(jìn)位，而片與

35、片之間是串行進(jìn)位。在片內(nèi)是超前進(jìn)位，而片與片之間是串行進(jìn)位。三、用加法器設(shè)計(jì)組合電路三、用加法器設(shè)計(jì)組合電路00110123 DCBAYYYY基本原理基本原理：若能生成函數(shù)可變換成：若能生成函數(shù)可變換成輸入變量輸入變量與與輸入變量輸入變量相加相加例例3.3.7：將將BCD的的8421碼轉(zhuǎn)換為余碼轉(zhuǎn)換為余3碼碼用集成加法器設(shè)計(jì)加減運(yùn)算的試驗(yàn)電路用集成加法器設(shè)計(jì)加減運(yùn)算的試驗(yàn)電路試?yán)靡黄奈患杉臃ㄆ骱彤惢蜷T構(gòu)成一個(gè)加減法電路試?yán)靡黄奈患杉臃ㄆ骱彤惢蜷T構(gòu)成一個(gè)加減法電路解：解：AA, 1成成反反碼碼和和補(bǔ)補(bǔ)碼碼利利用用異異或或門門可可將將原原碼碼變變從而進(jìn)行加減運(yùn)算從而進(jìn)行加減運(yùn)算, ,設(shè)

36、計(jì)加減法電路如圖設(shè)計(jì)加減法電路如圖. .當(dāng)當(dāng) A A3 3A A2 2A A1 1A A0 0=1010=1010， B B3 3B B2 2B B1 1B B0 0=0101=0101， M=0M=0和和1,1,則則 S S3 3S S2 2S S1 1S S0 0= =？解：當(dāng)解：當(dāng)M=0時(shí)時(shí),S=A+B； 當(dāng)當(dāng)M=1時(shí)時(shí),S=AB.3.3.5 數(shù)值比較器數(shù)值比較器1. 數(shù)值比較器的定義及功能數(shù)值比較器的定義及功能 1位數(shù)值比較器位數(shù)值比較器 2位數(shù)值比較器位數(shù)值比較器2. 集成數(shù)值比較器集成數(shù)值比較器74LS85 集成數(shù)值比較器集成數(shù)值比較器74LS85的功能的功能 數(shù)值比較器的位數(shù)擴(kuò)展

37、數(shù)值比較器的位數(shù)擴(kuò)展1. 數(shù)值比較器的定義及功能數(shù)值比較器的定義及功能BAYBA BAYBA ABBAYBA 1位比較器真值表位比較器真值表1. 1位數(shù)值比較器位數(shù)值比較器 將兩個(gè)將兩個(gè)1 1位二進(jìn)制位二進(jìn)制數(shù)數(shù)A A、B B進(jìn)行比較進(jìn)行比較 數(shù)值比較器就是對兩數(shù)數(shù)值比較器就是對兩數(shù)A、B進(jìn)行比較，以判斷其進(jìn)行比較，以判斷其大小的邏輯電路。大小的邏輯電路。 真值表真值表 邏輯表達(dá)式邏輯表達(dá)式 邏輯圖邏輯圖 B A 1 1 & & 1 YAB YA =B YAB 1 1位數(shù)值比較器的邏輯圖位數(shù)值比較器的邏輯圖 P-169多位數(shù)值比較器的設(shè)計(jì)原則多位數(shù)值比較器的設(shè)計(jì)原則 先從高位比

38、起先從高位比起, ,高位不等時(shí)，數(shù)值的大小由高位不等時(shí)，數(shù)值的大小由高位確定。高位確定。 若高位相等若高位相等, ,則再比較低位數(shù)則再比較低位數(shù), ,比較結(jié)果由比較結(jié)果由低位的比較結(jié)果決定。低位的比較結(jié)果決定。2. 多多 位數(shù)值比較器位數(shù)值比較器 A0 B0 A1 B1 A2 B2 A3 B3 IAB IAB IA=B FAB FA=B FAB 74LS85 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 B3 IAB IA=B IAB FAB FA=B FAB GND VCC A3 B2 A2 A1 B1 A0 B0 74LS85的引腳圖的引腳圖 74LS85是

39、四位數(shù)值比較器是四位數(shù)值比較器 ，其工作原理和兩位數(shù)值，其工作原理和兩位數(shù)值比較器相同。比較器相同。 74LS85比較器不僅能比較兩個(gè)比較器不僅能比較兩個(gè)4位二進(jìn)制數(shù)的大小，還位二進(jìn)制數(shù)的大小，還能接受其它芯片比較結(jié)果的輸出。能接受其它芯片比較結(jié)果的輸出。74LS85的示意框圖的示意框圖3. 集成數(shù)值比較器集成數(shù)值比較器74LS85的功能的功能A3 B3A2 B2A1 B1A0 B0IABIABYABYA=B3.4 組合邏輯電路中的競爭冒險(xiǎn)組合邏輯電路中的競爭冒險(xiǎn)3.4.1 產(chǎn)生競爭冒險(xiǎn)的原因產(chǎn)生競爭冒險(xiǎn)的原因 3.4.3 消去競爭冒險(xiǎn)的方法消去競爭冒險(xiǎn)的方法 & 1 G2 G1 A A Y (b) (