第二章組合邏輯電路分析含動畫

1、第二章第二章 組合邏輯電路分析組合邏輯電路分析 廣東工業(yè)大學計算機學院廣東工業(yè)大學計算機學院本章內(nèi)容本章內(nèi)容數(shù)字邏輯電路分為兩大類數(shù)字邏輯電路分為兩大類n組合邏輯電路（簡稱組合電路）n時序邏輯電路（簡稱時序電路） 2.1 2.1 概述概述 組合電路的特點 、分析方法 、設(shè)計方法 2.2 2.2 常用的組合邏輯電路常用的組合邏輯電路 編碼器 ，譯碼器 ，數(shù)據(jù)選擇器 ，數(shù)值比較器，加法器 ，乘法器 2.3 2.3 組合邏輯電路的時序分析組合邏輯電路的時序分析 波形圖 ，時序分析 ，競爭冒險 2.1 概述概述輸出變量與輸入變量的邏輯關(guān)系可以用一組邏輯函數(shù)表示： i0、i1、in-1：輸入邏輯變量y0

2、、y1、ym-1：輸出邏輯變量2.1.1 2.1.1 組合電路的特點組合電路的特點 邏輯功能上的特點邏輯功能上的特點n任意時刻的電路輸出，僅取決于該時刻各個輸入變量的取值，與電路原來的工作狀態(tài)無關(guān)。 電路結(jié)構(gòu)上的特點電路結(jié)構(gòu)上的特點n電路中輸出到輸入之間無反饋連接。 n電路由邏輯門組成，不包含任何可以存儲信息的具有記憶功能的邏輯元器件。 2.1.2 2.1.2 組合電路的分析方法組合電路的分析方法 分析方法分析方法n分析步驟： （1）根據(jù)給定的邏輯電路，寫出輸出函數(shù)的邏輯表達式 （2）進行表達式的變換及化簡 （3）根據(jù)表達式列出真值表 （4）對給定電路的功能進行邏輯描述 分析舉例分析舉例 n【

3、例2-1】 n【例2-2】 2.1.2 2.1.2 組合電路的分析方法組合電路的分析方法 【例【例2-1】分析如圖所示的組合邏輯電路，并說明其功能?！糠治鋈鐖D所示的組合邏輯電路，并說明其功能。 （4）電路功能邏輯描述：）電路功能邏輯描述： 當輸入變量當輸入變量a、b取值相同時，取值相同時，輸出變量輸出變量y的值為的值為0，當，當a、b取值不同時，取值不同時，y的值為的值為1。該。該電路實現(xiàn)了電路實現(xiàn)了“異或異或”邏輯功能。邏輯功能。 2.1.2 2.1.2 組合電路的分析方法組合電路的分析方法 【例【例2-2】分析如圖所示電路，說明其功能?！糠治鋈鐖D所示電路，說明其功能。 （4）電路功能邏輯描

4、述：）電路功能邏輯描述：當輸入變量a、b、c取值一致時，輸出變量y的值為1，當a、b、c取值不完全一致時，y的值為0。該電路實現(xiàn)了測試輸入信號是否一致的邏輯功能，當輸出為1時，表明三個輸入信號完全一致。具有這種功能的電路被稱作“符合”電路。2.1.3 2.1.3 組合電路的設(shè)計方法組合電路的設(shè)計方法 設(shè)計方法設(shè)計方法n設(shè)計步驟 ：（1）列功能表：分析設(shè)計要求，進行邏輯抽象（2）列真值表：定義輸入及輸出變量，對各輸入、輸出信號的狀態(tài)進行賦值（根據(jù)功能表中的因果關(guān)系，用0和1表示有關(guān)狀態(tài)）（3）根據(jù)真值表寫出邏輯表達式并進行化簡，得到最簡與或式 （4）根據(jù)所選擇的門電路的類型，變換最簡表達式，以便

5、用所選擇的門電路實現(xiàn) （5）根據(jù)邏輯表達式畫出邏輯電路圖 設(shè)計舉例設(shè)計舉例 n【例2-3】 2.1.3 2.1.3 組合電路的設(shè)計方法組合電路的設(shè)計方法【例【例2-3】設(shè)計一舉重比賽的裁判表決】設(shè)計一舉重比賽的裁判表決電路。舉重比賽有三名裁判，以少電路。舉重比賽有三名裁判，以少數(shù)服從多數(shù)的原則確定最終判決。數(shù)服從多數(shù)的原則確定最終判決。 （2）列真值表設(shè)定變量：用a、b、c三個變量作為輸入變量分別代表裁判1、裁判2、裁判3，用y代表最終判決結(jié)果。狀態(tài)賦值：對于輸入變量的取值，用0表示失敗，用1表示成功；對于輸出值，用0表示失敗，用1表示成功。 2.1.3 2.1.3 組合電路的設(shè)計方法組合電路

6、的設(shè)計方法（4）變換表達式 使用與門和或門可實現(xiàn)用最簡與或式所表示的邏輯關(guān)系 如果要用與非門實現(xiàn)該邏輯關(guān)系，可將最簡與或式變換成最簡與非-與非式： 2.2 常用的組合邏輯電路常用的組合邏輯電路 編碼器編碼器譯碼器譯碼器數(shù)據(jù)選擇器數(shù)據(jù)選擇器數(shù)值比較器數(shù)值比較器加法器加法器乘法器乘法器2.2.1 2.2.1 編碼器編碼器 1 1編碼原理編碼原理 n編碼是指用文字、符號或數(shù)字表示特定對象的過程n編碼器就是實現(xiàn)編碼操作的電路n編碼器的結(jié)構(gòu)框圖：i0im-1對應(yīng)m個需要編碼的輸入信號yn-1y0對應(yīng)n位的編碼輸出為了保證每一個輸入信號都對應(yīng)一個唯一的編碼，n和m之間的關(guān)系應(yīng)滿足關(guān)系式 2n-1m2n 設(shè)

7、計編碼器關(guān)鍵在于編碼規(guī)則，編碼規(guī)則不同，設(shè)計的結(jié)果也完全不同2.2.1 2.2.1 編碼器編碼器 2 2二進制普通編碼器二進制普通編碼器 用n位二進制代碼對m2n個信號進行編碼的電路稱為二進制編碼器二進制編碼器。 n普通編碼器：輸入信號為一組 互相排斥互相排斥 的輸入信號 n優(yōu)先編碼器 在任何時刻，不允許兩個或兩個以上的輸入信號同時出現(xiàn)在任何時刻，不允許兩個或兩個以上的輸入信號同時出現(xiàn) 【例2-4】3位二進制普通編碼器（8-3普通編碼器）的設(shè)計。 解：（1）分析設(shè)計要求輸入信號有23=8個，輸出3位二進制代碼。編碼規(guī)則：用000、001、010、011、100、101、110、111八個編碼分

8、別表示輸入信號i0、i1、i7。 2.2.1 2.2.1 編碼器編碼器 2.2.1 2.2.1 編碼器編碼器 2.2.1 2.2.1 編碼器編碼器 3 3二二十進制編碼器十進制編碼器 n實現(xiàn)將十進制數(shù)09轉(zhuǎn)換為二進制代碼n在設(shè)計二十進制編碼器前首先要選擇編碼規(guī)則【例2-5】8421bcd碼編碼器的設(shè)計。 解：（1）分析設(shè)計要求10個輸入（i0i9）、4個輸出（y3y0）的組合邏輯電路。 2.2.1 2.2.1 編碼器編碼器 4 4優(yōu)先編碼器優(yōu)先編碼器 n普通編碼器對輸入信號的要求是互相排斥，優(yōu)先編碼器無此約束n允許多個信號同時輸入，但電路只對優(yōu)先級別最高的信號進行編碼【例2-6】3位二進制優(yōu)先

9、編碼器的設(shè)計。 解：（1）分析設(shè)計要求 8個輸入信號（i0i7） 3個輸出信號（y2y0） 編碼規(guī)則：用000、001、010、011、100、101、 110、111八個編碼分別表示輸入信號i0、i1、i7。 優(yōu)先級設(shè)定： i7的優(yōu)先級別最高，i0的優(yōu)先級最低。 2.2.1 2.2.1 編碼器編碼器 2.2.1 2.2.1 編碼器編碼器 2.2.1 2.2.1 編碼器編碼器 5 5編碼器集成電路編碼器集成電路 n8線-3線優(yōu)先編碼器（74148）n10線-4線優(yōu)先編碼器（74147）n74hc148功能說明：（1）ei為輸入使能端，當ei輸入高電平時，編碼器不工作，所有輸出端輸出高電平，當e

10、i輸入低電平時，編碼器工作。（2）編碼器工作（ei輸入低電平）時，輸入端07為信號輸入端，輸入信號低電平（0信號）有效，端口7的優(yōu)先級最高，a2a0的輸出是對輸入信號的編碼；（3）編碼器工作時，若07輸入端均無輸入信號（均高電平），eo輸出低電平，其余輸出端輸出高電平。 2.2.1 2.2.1 編碼器編碼器 2.2.2 2.2.2 譯碼器譯碼器 1 1譯碼器原理譯碼器原理 n譯碼是編碼的逆過程n譯碼器的結(jié)構(gòu)示意框圖 ： 一般輸入信號和輸出信號數(shù)量的關(guān)系為 2n-1m2n 2 2二進制譯碼器二進制譯碼器功能：將所輸入的各種二進制代碼信號翻譯成對應(yīng)的輸出信號 有n個輸入變量（in-1i0），m2n

11、 個輸出變量（y0ym-1）2.2.2 2.2.2 譯碼器譯碼器 【例【例2-7】3位二進制譯碼器的設(shè)計（又稱為位二進制譯碼器的設(shè)計（又稱為3-83-8譯碼器譯碼器 ）。）。 解：（1）分析設(shè)計要求 3個輸入變量，238個輸出變量 。 當輸入變量i2、i1、i0的值分別為000、001、111時， 對應(yīng)的輸出端y0、y1、y7產(chǎn)生輸出信號。 2.2.2 2.2.2 譯碼器譯碼器 2.2.2 2.2.2 譯碼器譯碼器 3 3數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器 n數(shù)碼顯示譯碼器是指直接用于驅(qū)動數(shù)碼顯示器的譯碼器 n若需要數(shù)碼顯示器中某一個發(fā)光二極管顯示，則顯示譯碼器的相應(yīng)輸出端應(yīng)輸出高電平。 2.2.2

12、 2.2.2 譯碼器譯碼器 【例【例2-8】數(shù)碼顯示譯碼器的設(shè)計?！繑?shù)碼顯示譯碼器的設(shè)計。 解：（1）分析設(shè)計要求 輸入信號為數(shù)字09的編碼(8421bcd編碼方式中數(shù)字09所對應(yīng)的編碼為0000、0001、1001，顯然譯碼器輸入信號有4位（i3、i2、i1、i0）。由于共陰極led七段數(shù)碼顯示器有7個發(fā)光二極管的陽極需要控制，故譯碼器的輸出信號有7個，分別定義為ya、yb、yc、yd、ye、yf、yg。 2.2.2 2.2.2 譯碼器譯碼器 2.2.2 2.2.2 譯碼器譯碼器 2.2.2 2.2.2 譯碼器譯碼器4 4譯碼器集成電路譯碼器集成電路 n集成的譯碼器有3線-8線譯碼器（741

13、38）2.2.2 2.2.2 譯碼器譯碼器n74hc148功能說明：（1）e1、e2、e3為輸入使能控制端，當e1=e2=0，e3=1時，譯碼器工作；當e1=1或e2=1或e3=0時，譯碼器不工作，所有輸出端均輸出高電平。 （2）譯碼器工作時，a0a2為編碼輸入端，y0y7為譯碼輸出，輸出信號低電平有效，即編碼輸入時，對應(yīng)的輸出端輸出0信號，其余輸出端輸出1信號。 2.2.3 2.2.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器（muxmux）原理原理 n多路輸入、單路輸出的組合邏輯電路，又稱多路選擇器或多路開關(guān)n常見的數(shù)據(jù)選擇器 ：2選1數(shù)據(jù)選擇器、4選1數(shù)據(jù)選擇器、8選1數(shù)據(jù)選擇器

14、、16選1數(shù)據(jù)選擇器等等 2.2.3 2.2.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2 2 4 4選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器 【例【例2-9】4選選1數(shù)據(jù)選擇器的設(shè)計。數(shù)據(jù)選擇器的設(shè)計。 解：（1）分析設(shè)計要求 4路數(shù)據(jù)輸入信號（d0、d1、d2、d3） 1路輸出信號（y） 2位選擇控制信號（s1、s0） s1s000時，yd0； s1s001時，yd1； s1s010時，yd2； s1s011時，y=d3。2.2.3 2.2.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2.2.3 2.2.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器3 3數(shù)據(jù)選擇器的設(shè)計規(guī)律數(shù)據(jù)選擇器的設(shè)計規(guī)律 2.2.3 2.2.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 4 4數(shù)據(jù)選擇器

15、集成電路數(shù)據(jù)選擇器集成電路 n4選1數(shù)據(jù)選擇器（74153）n8選1數(shù)據(jù)選擇器（74151） 2.2.3 2.2.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 說明：74hc153中含有2個4選1數(shù)據(jù)選擇器 ne（n=0,1）為低電平有效的輸出使能控制端 ne=1：芯片不工作，輸出低電平 ne=0：芯片正常工作2.2.4 2.2.4 數(shù)值比較器數(shù)值比較器 1 1數(shù)值比較器原理數(shù)值比較器原理 n數(shù)值比較器是用于比較兩個數(shù)的數(shù)值大小的邏輯元器件。 n數(shù)值比較器的示意圖 ： 輸出變量： gt表示a大于b eq表示a等于b lt表示a小于b2 2 1 1位二進制數(shù)比較器位二進制數(shù)比較器 【例2-10】1位二進制數(shù)值比較器

16、的設(shè)計。 解：（1）分析設(shè)計要求 輸入有兩個信號，用a、b表示 輸出有三個信號，分別用gt、eq、lt代表大于、等于、小于的比較結(jié)果 gt1表示ab，gt0表示ab eq1表示ab，eq0表示ab lt1表示ab，lt0表示ab 2.2.4 2.2.4 數(shù)值比較器數(shù)值比較器 2.2.4 2.2.4 數(shù)值比較器數(shù)值比較器 3 3多位二進制數(shù)比較器多位二進制數(shù)比較器 n比較的方法：從高位向低位逐位依次進行比較n當被比較的兩個高位數(shù)字不等時，即可得到比較結(jié)果n只有當兩個高位的數(shù)字相同時，才比較較低位的數(shù)字 【例2-11】4位二進制數(shù)比較器的設(shè)計。 解：（1）分析設(shè)計要求 輸入信號分別為a數(shù)（a3a2

17、a1a0）、b數(shù)（b3b2b1b0） 輸出信號仍然是gt、eq、lt 比較的方法：從高位向低位逐位比較 設(shè)定中間變量gt3gt0，eq3eq0，lt3lt0 分別對應(yīng)各相應(yīng)位置的二進制數(shù)的比較結(jié)果 2.2.4 2.2.4 數(shù)值比較器數(shù)值比較器 2.2.4 2.2.4 數(shù)值比較器數(shù)值比較器 2.2.4 2.2.4 數(shù)值比較器數(shù)值比較器4 4數(shù)值比較器集成電路數(shù)值比較器集成電路 n集成的數(shù)值比較器有4位比較器（7485）2.2.4 2.2.4 數(shù)值比較器數(shù)值比較器說明：cascading inputs中的3輸入信號是級聯(lián)輸入信號，主要用于多個74hc85聯(lián)合構(gòu)成多位數(shù)值比較器（例如2個74hc85

18、可構(gòu)成8位數(shù)值比較器）時，芯片之間的連接。 2.2.5 2.2.5 加法器加法器 1 1加法器原理加法器原理 n加法器是進行算數(shù)加法運算的邏輯元器件。 n加法器的示意圖 ： 2 21 1位二進制加法器位二進制加法器 半加運算：兩個1位二進制數(shù)的相加，不考慮由低位來的進位。半加器：實現(xiàn)半加運算的邏輯電路。全加運算：兩個1位二進制數(shù)的相加，考慮由低位來的進位。全加器：實現(xiàn)全加運算的邏輯電路。2.2.5 2.2.5 加法器加法器【例2-12】半加器的設(shè)計。 解：（1）分析設(shè)計要求 2個輸入信號：加數(shù)a、b 2個輸出信號：s、進位cout 加法法則：0+00，0+11，1+110 2.2.5 2.2.

19、5 加法器加法器【例2-13】全加器的設(shè)計。 解：（1）分析設(shè)計要求 3個輸入信號：加數(shù)a、b，來自低位的進位cin 2個輸出信號：s、進位cout2.2.5 2.2.5 加法器加法器2.2.5 2.2.5 加法器加法器 3 3多位二進制進位加法器多位二進制進位加法器 （1）串行進位加法器 n優(yōu)點：電路簡單，連接方便n缺點：高位相加必須等到低位相加完成，形成進位后，才能進行 導致運算速度較慢。 （2）超前進位加法器 超前進位：來至低位的進位信號直接通過邏輯電路獲得，無需再從最低位開始向高位逐位傳遞進位信號。 2.2.5 2.2.5 加法器加法器【例2-14】4位超前進位加法器的設(shè)計。 解：（1

20、）分析設(shè)計要求 設(shè)加法器的兩個加數(shù)分別為a（a3、a2、a1、a0）及b（b3、b2、b1、b0），相加后的和為s（s3、s2、s1、s0），進位為c，再設(shè)各個位置上的數(shù)相加后所輸出的進位為c3、c2、c1、c0，設(shè)c-1為低位向0位的進位。 2.2.5 2.2.5 加法器加法器 4 4加法器集成電路加法器集成電路 常用集成的加法器有7483、74283，它們都是4位二進制超前進位加法器2.2.6 2.2.6 乘法器乘法器 1 1乘法器原理乘法器原理 n無符號二進制數(shù)的乘法和十進制數(shù)的乘法相似。 n乘法原理：兩個無符號數(shù)相乘采用的是移位相加的方法，也就是由低位到高位，將乘數(shù)中的每一位乘以被乘數(shù)

21、，得到部分積，移位這些部分積，再相加，就可得到最后結(jié)果。 n一個nn的乘法器，有兩個n位的乘數(shù)輸入端及2n位乘積輸出。 2.2.6 2.2.6 乘法器乘法器 2 2乘法器的實現(xiàn)乘法器的實現(xiàn) n以44乘法器為例，乘法器的輸入信號為被乘數(shù)a（a3a2a1a0）及乘數(shù)b（b3b2b1b0），輸出為乘積p（p7p0）。n部分積的計算可通過與門（and）實現(xiàn) n若要將部分積移位相加，還需要3個4位加法器進行加法運算2.3 組合邏輯電路的時序分析組合邏輯電路的時序分析 1 1組合邏輯電路的波形圖組合邏輯電路的波形圖 在給出了輸入變量隨時間變化的波形后，根據(jù)函數(shù)中變量之間的邏輯關(guān)系，以及高低電平的正負邏輯關(guān)

22、系，即可得到輸出變量隨時間變化的波形，這就是波形圖波形圖，也稱時序圖時序圖。 【例2-15】函數(shù) ，給定a、b的輸入波形，畫出輸出變量y的波形。 2.3 組合邏輯電路的時序分析組合邏輯電路的時序分析 【例2-16】畫出圖2-14所示的譯碼器，給定輸入i2、i1、i0的波形時，輸出y0y7的波形圖。 2.3 組合邏輯電路的時序分析組合邏輯電路的時序分析 例：畫出74hc138（38譯碼器）的輸出波形。74hc138的輸出以低電平為有效信號當輸入波形給定時，輸出波形如圖：2.3 組合邏輯電路的時序分析組合邏輯電路的時序分析 2 2時序分析時序分析 n實際電路的信號傳送過程中，信號經(jīng)過任何一個門電路都會產(chǎn)生時間延遲，這就會使得電路中，當輸入信號達到穩(wěn)定狀態(tài)后，輸出并不會立刻達到穩(wěn)定的狀態(tài)。n組合電路的復雜度不同，傳輸延遲tpd （propagation delay）也不相同。一個電路的傳輸延遲應(yīng)考慮的是從輸入改變直到一個或多個輸出達到他們最終的值所經(jīng)歷的最長時間。n傳輸延遲除了會影響電路的速度，還會引起電路的競爭冒險問題。 2.3 組合邏輯電路的時序分析組合邏輯電路的時序分析 3 3組合邏輯電路的競爭冒險及其原因組合邏輯電路的競爭冒險及其原因 n組合電路中，當輸入信號發(fā)生變化后，在輸出達到穩(wěn)定之前，輸出端可能出現(xiàn)異常的虛假信號（干擾脈沖），這種現(xiàn)象被稱作競爭冒險競爭冒險。 n競爭冒險產(chǎn)