第1章 EDA技術(shù)概述

1、FPGA-CPLDFPGA-CPLD原理及應(yīng)用原理及應(yīng)用 FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述第第1 1章章 EDAEDA技術(shù)概述技術(shù)概述FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.1.2 基于大規(guī)?？删幊踢壿嬈骷臄?shù)字系統(tǒng)設(shè)計(jì)現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)相當(dāng)多的部分是基于大規(guī)?？删幊踢壿嬈骷?，這是因?yàn)榛诖笠?guī)?？删幊踢壿嬈骷脑O(shè)計(jì)具有面市時(shí)間快、靈活性大、可定制解決方案、開發(fā)成本低和現(xiàn)場(chǎng)更新能力等優(yōu)點(diǎn)。工程師首先對(duì)系統(tǒng)或者設(shè)計(jì)進(jìn)行構(gòu)思，然后在計(jì)算機(jī)上采用高級(jí)語(yǔ)言來(lái)描述這一構(gòu)思（Verilog HDL語(yǔ)言或者VHDL語(yǔ)言），設(shè)計(jì)出軟件代碼。FPGA-CPLD原理及應(yīng)用 第1章ED

2、A技術(shù)概述1.2.3 從PAL到PLD到復(fù)雜可編程邏輯器件CPLDFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.2.4 從CPLD到FPGA的產(chǎn)生 CPLD相對(duì)于老的PLD器件最大進(jìn)步主要在于它能夠在單個(gè)器件中容納大量的邏輯。理論上，可以不斷在CPLD中加入LAB，繼續(xù)增加邏輯數(shù)量。但是，這樣做需要有額外的布線，實(shí)現(xiàn)所有這些LAB的連接，其連接數(shù)量會(huì)指數(shù)增長(zhǎng)，直到芯片管芯的連線數(shù)量超過(guò)了邏輯數(shù)量，這限制了容量的擴(kuò)展。1.2.3 從PAL到PLD到復(fù)雜可編程邏輯器件CPLDFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.2.5 在系統(tǒng)編程問(wèn)題的解決 由于可編程邏輯器件越來(lái)越大，越來(lái)

3、越復(fù)雜，器件本身編程也越來(lái)越復(fù)雜。對(duì)浮柵晶體管器件進(jìn)行編程時(shí)，PAL或者PLD必須放在特殊的自動(dòng)編程單元中，在正確的I/O引腳上加上正確的編程電壓。這基本違背了在系統(tǒng)編程的理念，因?yàn)樗枰哑骷碾娐钒迳夏孟?，放在編程單元中重新編程，或者在電路板上放一些特殊裝置來(lái)進(jìn)行編程。FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.3 FPGA系統(tǒng)結(jié)構(gòu)和資源 由于技術(shù)的進(jìn)步，產(chǎn)生了百萬(wàn)級(jí)的FPGA，同時(shí)為了照顧用戶的特殊需求，現(xiàn)在包含了四種可編程資源，即位于芯片內(nèi)部的可編程邏輯單元（LE）、位于芯片四周的可編程I/O、分布在芯片各處的可編程布線資源和片內(nèi)嵌入式存儲(chǔ)器塊RAM。也增加了嵌入式乘法器、鎖

4、相環(huán)的資源。FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.3.1 可編程邏輯單元（LE）典型的LE結(jié)構(gòu)圖，LE包括3個(gè)主要部分：查找表（LUT）、進(jìn)位邏輯和輸出寄存器邏輯。FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.3.2 可編程布線FPGA布線通道使器件資源能夠與芯片任何地方的所有其他資源進(jìn)行通信。FPGA布線通道可以分成兩類，本地互聯(lián)以及行列互聯(lián)。本地互聯(lián)直接連接LE，鄰近LAB之間進(jìn)行最短連接，稱為直接鏈路。另一類互聯(lián)是行列互聯(lián)。這類互聯(lián)的長(zhǎng)度固定，跨過(guò)一定數(shù)量的LAB，或者整個(gè)器件。FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.3.3 可編程I/O FPGA

5、I/O控制功能含在陣列邊沿的模塊中，所有器件資源都可以通過(guò)FPGA布線通道使用該功能。除了基本輸入、輸出以及雙向信號(hào)，I/O引腳還支持多種I/O標(biāo)準(zhǔn)，包括多種最新的低電壓高速標(biāo)準(zhǔn)。FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.3.4 嵌入式存儲(chǔ)器RAM 現(xiàn)代FPGA器件除了LAB之外還含有特殊的硬件模塊。這些專用資源模塊占用了陣列中一個(gè)或者多個(gè)模塊，通過(guò)FPGA布線通道可以訪問(wèn)這些模塊。這些專用資源通常在器件中以特殊行列模塊的形式進(jìn)行排列。存儲(chǔ)器模塊就是特殊的專用模塊，可以配置為不同類型的存儲(chǔ)器。FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.3.5 嵌入式乘法器 現(xiàn)代FPGA器

6、件中另一類專用資源模塊是嵌入式乘法器。嵌入式乘法器是高性能邏輯模塊，能夠完成乘法、加法和累加操作。它們可以替代LUT邏輯來(lái)提高設(shè)計(jì)中的算術(shù)性能。這對(duì)DSP設(shè)計(jì)非常有用。某些器件還具有高速收發(fā)器。這些I/O結(jié)構(gòu)支持高速協(xié)議，傳送速率達(dá)到每秒百兆位甚至千兆位。FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.3.6 時(shí)鐘 由于FPGA是基于同步寄存器邏輯，因此，時(shí)鐘和時(shí)鐘控制結(jié)構(gòu)是FPGA體系結(jié)構(gòu)的重要組成部分。時(shí)鐘基本上是高速扇出控制信號(hào)，F(xiàn)PGA器件有控制時(shí)鐘信號(hào)應(yīng)分配到哪里、時(shí)鐘信號(hào)怎樣到達(dá)目的地的硬件。所有FPGA器件都含有專用時(shí)鐘輸入引腳。FPGA-CPLD原理及應(yīng)用 第1章EDA技

7、術(shù)概述1.3.7 鎖相環(huán) PLL是能夠產(chǎn)生不同時(shí)鐘域的結(jié)構(gòu)，保證在生成的輸出時(shí)鐘之間斜移最小。PLL是可編程的，使設(shè)計(jì)人員很容易建立不同頻率、占空比和相移的多種時(shí)鐘域，用于整個(gè)設(shè)計(jì)中。FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.3.8 FPGA與CPLD的對(duì)比 對(duì)比一下CPLD和FPGA的主要特性，提供一個(gè)簡(jiǎn)單參考，幫助確定某一設(shè)計(jì)適合采用哪類器件。內(nèi)部結(jié)構(gòu)CPLDFPGA基本邏輯組成LAB由宏單元構(gòu)成LAB由LE構(gòu)成 建立邏輯功能乘積和LUT邏輯布局LAB圍繞全局互連LAB排列在網(wǎng)格陣列互連LAB本地和全局PILAB本地和行/列/分段/整個(gè)芯片板上DSP專用乘法器/加法器/累加器板

8、上存儲(chǔ)器存儲(chǔ)器模塊，可使用互連編程技術(shù)EPROM、EEPROM FLASHSRAMFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.4 FPGA的設(shè)計(jì)流程 FPGA設(shè)計(jì)方法可以總結(jié)為一個(gè)簡(jiǎn)單的設(shè)計(jì)流程，Altera的Quartus II軟件是全集成開發(fā)工具，完全支持這一設(shè)計(jì)流程。具體步驟如下：（1）進(jìn)行源文件的編輯和編譯。（2）進(jìn)行邏輯綜合和優(yōu)化。（3）進(jìn)行目標(biāo)器件的布線/適配。（4）目標(biāo)器件的編程下載。（5）硬件仿真/硬件測(cè)試。FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.5 Altera公司FPGA低成本器件Cyclone Cyclone器件是Altera公司在2004年6月推

9、出的，采用90nm工藝。其中的邏輯單元數(shù)量高達(dá)68416個(gè)，片內(nèi)嵌入式存儲(chǔ)器容量最多增加至1.1Mb，用戶I/O最多可達(dá)622個(gè)。這個(gè)系列的產(chǎn)品具有用戶定義的功能、性能領(lǐng)先、低功耗、高密度和低成本的優(yōu)勢(shì)。FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.5.1 主要特性 Cyclone器件可提供4608到68416個(gè)邏輯單元（LE），包括了嵌入式1818位乘法器、專用外部存儲(chǔ)器接口電路、4Kb嵌入式存儲(chǔ)器塊、鎖相環(huán)（PLL）和高速差分I/O等功能。FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.5.2 基于數(shù)字信號(hào)處理（DSP）應(yīng)用 Cyclone器件提供最多150個(gè)1818位的乘法

10、器，可以實(shí)現(xiàn)通用數(shù)字信號(hào)處理（DSP）功能。與基于邏輯單元的乘法器相比，嵌入式乘法器性能更高，占用邏輯單元更少。FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.5.3 專用外部存儲(chǔ)器接口 Cyclone器件可以通過(guò)一個(gè)專用接口和雙倍數(shù)據(jù)速率DDR2、單倍速率SDRAM器件以及四倍數(shù)據(jù)速SRAM器件進(jìn)行通信，保證快速可靠的數(shù)據(jù)傳輸，傳輸速率最高達(dá)到668 Mbps。表給出了Cyclone支持的外部存儲(chǔ)器接口。存儲(chǔ)技術(shù)I/O標(biāo)準(zhǔn)最大總線寬最大時(shí)鐘速度最大數(shù)據(jù)速率SDR SDRAM3.3 V LVTTL72 bits167 MHz167MbpsDDR SDRAM2.5 V SSTLClass

11、,72 bits167 MHz334 MbpsDDR2 SDRAM1.8 V SSTLClass ,72 bits167 MHz334 MbpsQDR SRAM1.8 V HSTL Class ,36 bits167 MHz668 MbpsFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.5.4 嵌入式鎖相環(huán) Cyclone器件具備最多4個(gè)增強(qiáng)型鎖相環(huán)（PLL），提供先進(jìn)的時(shí)鐘管理能力。例如，頻率合成、可編程相移、外部時(shí)鐘輸出、可編程占空比、鎖定檢測(cè)、可編程帶寬、輸入時(shí)鐘擴(kuò)頻和支持高速差分輸入輸出時(shí)鐘信號(hào)。FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.5.5 單端I/O特性 Cyc

12、lone器件支持單端I/O標(biāo)準(zhǔn)，如LVTTL、LVCMOS、PCI和PCI-X。I/O標(biāo)準(zhǔn)性 能典 型 應(yīng) 用3.3/2.5/1.8 V LVTTL167 通用3.3/2.5/1.8/1.5 V LVCMOS167 通用3.3 V PCI66 個(gè)人電腦（PC），嵌入式應(yīng)用3.3 V PCI-X100 PC，嵌入式應(yīng)用2.5/1.8 V SSTL Class I167 存儲(chǔ)器2.5/1.8 V SSTL Class133/125存儲(chǔ)器1.8/1.5 V HSTL Class 167存儲(chǔ)器1.8/1.5 V HSTL Class100存儲(chǔ)器FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.5.

13、6 差分I/O特性 與單端I/O標(biāo)準(zhǔn)相比，Cyclone器件的差分信號(hào)提供更好的噪音容限，產(chǎn)生更低的電磁干擾（EMI），并降低了功耗。表列出了Cyclone器件內(nèi)的差分I/O標(biāo)準(zhǔn)和所支持的性能。I/O標(biāo)準(zhǔn)性能/Mbps典 型 應(yīng) 用LVDS805（接收端），622（發(fā)送端）芯片到芯片接口應(yīng)用，背板驅(qū)動(dòng)Mini-LVDS170通用RSDS170通用LVPECL150只用于時(shí)鐘輸入差分HSTL167存儲(chǔ)器差分SSTL167存儲(chǔ)器FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.5.7 自動(dòng)CRC檢測(cè) CRC校驗(yàn)是用來(lái)確保數(shù)據(jù)可靠的技術(shù)，也是減少單一事件干擾最好的選擇之一。 Cyclone器件提

14、供片內(nèi)CRC自動(dòng)校驗(yàn)電路。因此，可以在設(shè)計(jì)中輕松地實(shí)現(xiàn)CRC而無(wú)需任何額外成本和復(fù)雜的外部邏輯。 在配置過(guò)程中首先由器件完成CRC，然后由操作過(guò)程自動(dòng)進(jìn)行CRC校驗(yàn)。當(dāng)錯(cuò)誤發(fā)生時(shí)，CRC_error管腳會(huì)提示失敗，并自動(dòng)觸發(fā)再配置操作。FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.5.8 支持Nios II嵌入式處理器最大的Cyclone器件內(nèi)具有多達(dá)68416個(gè)LE，一個(gè)器件內(nèi)可以實(shí)現(xiàn)多個(gè)Nios內(nèi)核，每個(gè)內(nèi)核都可以實(shí)現(xiàn)以下功能：運(yùn)行一個(gè)操作系統(tǒng)。通過(guò)一個(gè)以太網(wǎng)連接提供遠(yuǎn)程升級(jí)和FPGA配置。FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.6 FPGA高成本器件Stratix

15、器件 Altera最新Stratix 10 FPGA的Intel的14-nm Tri-Gate工藝制造。集成四核Cortex-A53處理器，Stratix 10 SoC具有G赫茲級(jí)的邏輯架構(gòu)、硬核浮點(diǎn)DSP模塊（運(yùn)行速度大于10T）和面向FPGA的OpenCL流程。FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.6.1 主要特性FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.6.1 主要特性The Apple A8 is a 64-bit ARM based system on a chip (SoC) designed by Apple Inc. It first appeare

16、d in the iPhone 6 and iPhone 6 Plus, which was introduced on September 9, 2014.FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.6.2 體系架構(gòu)最大的單片F(xiàn)PGA器件，4M多邏輯單元提供了前所未有的集成功能。Stratix 10 SoC的處理器內(nèi)核是64位，但它可以通過(guò)虛擬化運(yùn)行32位程序?？梢杂脙蓚€(gè)Cortex-A53內(nèi)核運(yùn)行32位軟件，另外兩個(gè)內(nèi)核運(yùn)行64位軟件，兩個(gè)分區(qū)進(jìn)行隔離保護(hù)，從而實(shí)現(xiàn)代碼的安全重用。在開發(fā)工具方面，OpenCL這個(gè)用于異構(gòu)計(jì)算的新興行業(yè)標(biāo)準(zhǔn)，Altera的SoC EDS具有FPGA

17、自適應(yīng)調(diào)試功能；ARM與Altera合作推出的ARM DS-5 Altera版在升級(jí)后便可用于Stratix 10 SoC的調(diào)試。這款FPGA自適應(yīng)軟件工具包去除了CPU和FPGA之間的調(diào)試壁壘，實(shí)現(xiàn)軟硬件的同時(shí)調(diào)試。Stratix 10 SoCFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述1.6.3 應(yīng)用FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述Cyclone IV FPGAsFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述Cyclone IV FPGAs - The Next GenerationCyclone IV GX FPGAsCyclone IV E FPGAsLow

18、est cost and lowest power FPGAs with transceiversLowest cost and lowest power FPGAsFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述Cyclone IV GX FPGAs Lowest system costSmallest density FPGA with transceiversIntegrated hard IP blocksPCIe x1, x2, x4Proven GX transceivers, built from ground up for low costRequires only two

19、power suppliesWire-bond packages Lowest power60-nm low-power processPCIe to GbE bridge for 1.5W High functionalityUp to 150K logic elementsUp to 6.5 Mb RAM and 360 multipliers for DSP-intensive applicationsUp to 8 integrated 3.125-Gbps transceiversSupported by Quartus II Web Edition softwareLowest C

20、ostLowest PowerHigh FunctionalityFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述Cyclone IV E FPGAs Lower your costs Lowest cost FPGAs Only two power supplies Cost-optimized packaging Lower your power 25% lower power consumption vs. Cyclone III FPGAs Low-voltage core (1.0 V or 1.2 V) Low-power process High functionality U

21、p to 115K LE of logic Up to 3.8 Mb of embedded RAM Up to 266 18x18 embedded multipliers Up to 535 user I/OsLowest CostLowest PowerHigh FunctionalityFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述Lowest System CostLowest Device CostsLowest BOM Costs Device integration No or lower cost heat sinks Lower layer count PCB Only

22、 2 power suppliesnLow-cost transceiver I/OsnWire-bond packagingnHard IP uses no FPGA logic$FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述Lower System Costs Through IntegrationDDRPCIe PHY x4GbE MAC/PHYDACADC Save Over 30% in CostsSave Over 30% in CostsDDRGbE PHYDACADCPCIe x4FPGAGbE x1BOM Cost SavingsBoard Cost SavingsCos

23、t-reduced, next-generation FPGAFewer devices through integrationIntegrated hard IP blockSmaller FPGA packageFewer power regulatorsReduced thermal needsFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述Cyclone IV FPGA as ASSP ReplacementASICASSP1PCIePCIASICProcessor Provide: Cost that rivals ASSPs Unmatched flexibility to su

24、pport multiple protocols Protection against obsolescence reduces cost Replace simple bridge ASSPs E.g. from PCI to PCIe, from PCIe to GbE Replace Industrial Ethernet ASICs/ASSPsFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述Broadcast Video Capture CardEQEQRxRxFPGATxDRPCle x4PClex4SD, HD, FHDSD, HD, FHDSDISave Over 30% Sy

25、stem CostSave Over 30% System CostPCle x4EQEQDRTriple-Rate SDISDITriple-Rate SDIFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述Consumer Video DisplaysMeet High Video Quality Requirements Meet High Video Quality Requirements Quickly and Cost EffectivelyQuickly and Cost EffectivelyTuner BoardTunerASSPPanel BoardTCON4Kx2K/3

26、D (12b, 240 Hz)V-by-OneTuner BoardTunerASSPPanel BoardASIC/FPGATCON 720p/1080pLVDSFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述Cyclone IIIFPGACyclone IV EFPGA (1.0 V)Relative Total Power25%Cyclone III FPGA + ASSPCyclone IV GXFPGATransceiverASSP+I/OInterface30%Low-Power Leadership1.01.0FPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述Cyclone I

27、V GX Key Architectural FeaturesMPLL Multi-purpose phase-locked loop for transceiversUp to 150K LEsUp to 8 Transceivers,up to 3.125 GbpsPCIe Hard IP BlockUp to 6.5-MbEmbedded MemoryUp to 4 MPLLs Up to 400-Mbps External Memory InterfacesUp to 360 EmbeddedMultipliersUp to 475 FlexibleUser I/O PinsUp to

28、 4 PLLsFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述 Increase productivity with easy-to-use Quartus II software SOPC Builder DSP Builder Integrated IP with SOPC Builder Configure transceiver protocols through GUI Online training tools Quartus II software training and demos Interactive tutorials Webcasts Quartus II soft

29、ware manual and handbookCyclone IV Support in Quartus II Cyclone IV Support in Quartus II Web Edition Software (v9.1 or later)Web Edition Software (v9.1 or later)Quartus II SoftwareFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述Cyclone IV E Family PlanDeviceKLEsTotal Memory(Kb)18 X 18 MultipliersPLLsEP4CE66.2270152EP4CE1

30、010.3414232EP4CE1515.4504564EP4CE2222.3594664EP4CE3028.8594664EP4CE4039.61,1341164EP4CE5555.82,3401544EP4CE7575.42,7452004EP4CE115114.43,8882664All Die Offered in All Die Offered in Vcc_CoreVcc_Core = 1.2 V and 1.0 V = 1.2 V and 1.0 VFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述Cyclone IV E Speed Grade SupportNote: I =

31、 industrial grade (Tj = -40C to 100C); A = automotive grade (Tj = -40C to 125C), L = 1.0-V Vcc core variant F256F484F780Device17 x 17 mm1.0 mm23 x 23 mm1.0 mm29 x 29 mm1.0 mmEP4C6E-6, -7, -8, -I7, -A7-8L, -9L, -I8LEP4C10ESame as aboveEP4C15ESame as above-6, -7, -8, -I7, -A7-8L, -9L, -I8LEP4C40ESame

32、as aboveSame as aboveEP4C55E-6, -7, -8, -I7-8L, -9L, -I8LSame as aboveEP4C75ESame as aboveSame as aboveEP4C115E-7, -8, -I7-8L, -9L, -I8L-7, -8, -I7-8L, -9L, -I8LFPGA-CPLD原理及應(yīng)用 第1章EDA技術(shù)概述各種各樣的Cylconen 2K 20K logic elements (LEs)n 295 Kb embedded RAMn DDR supportn Nios embedded processorn5K 70K LEsn1.

33、1 Mb embedded RAM n150 18 x 18 multipliers for DSPnDDR2 supportnNios II embedded processorn50% lower power n5K 200K LEsn8 Mb embedded RAMn396 18 x 18 multipliers for DSPnHigher performance DDR2 supportnNios II embedded processornComplete security solutionn Integrated transceiversn Up to 30% lower powern Only 2 power suppliesn Integrated PCIe hard IPn 6K 150K LEsn 6.5 Mb of embed