FPGA配置方式總結(jié)

1、1FPGA 器件有三類(lèi)配置下載方式：主動(dòng)配置方式（AS）和被動(dòng)配置方式（PS）和最常用的(JTAG)配置方式。主動(dòng)串行（ AS）由 FPGA 器件引導(dǎo)配置操作過(guò)程，它控制著外部存儲(chǔ)器和初始化過(guò)程，EPCS 系列 .如EPCS1,EPCS4配置器件專(zhuān)供 AS模式，目前只支持 Stratix II 和 Cyclone 系列。 使用 Altera 串行配置器件來(lái)完成。 Cyclone 器件處于主動(dòng)地位， 配置器件處于從屬地位。 配置數(shù)據(jù)通過(guò) DATA0引腳送入FPGA。配置數(shù)據(jù)被同步在DCLK輸入上， 1 個(gè)時(shí)鐘周期傳送1 位數(shù)據(jù)。AS 配置器件是一種非易失性、基于 flash 存儲(chǔ)器的存儲(chǔ)器， 用

2、戶可以使用altera 的 ByteBlasterII 加載電纜、 altera 的“ altera programming unit 或者第三”方的編程器來(lái)對(duì)配置芯片進(jìn)行編程。它與 FPGA的接口為以下簡(jiǎn)單的4 個(gè)信號(hào)線：. 串行時(shí)鐘輸入（ DCLK）：是在配置模式下完成后， 該振蕩器將被關(guān)掉。 工作時(shí)鐘在II 支持該種配置方式） ，DCLK時(shí)鐘工作在有 EPCS16和 EPCS64的 DCLK可以支持到.AS 控制信號(hào)輸入（ASDI）. 片選信號(hào)（ nCS）；. 串行數(shù)據(jù)輸出（DATA）。FPGA內(nèi)部的振蕩器（ oscillator ）產(chǎn)生的，在配置 20MHz 左右，而 fast AS

3、方式下（ stratix II 和 cyclone 40MHz 左右，在 altera 的主動(dòng)串行配置芯片中，只40MHz， EPCS1和 EPCS4只能支持 20MHz。多片配置：控制配置芯片的FPGA為 “主 ”，其后面的FPGA 為“從 ”。主片的nCE 需要直接接地，其 nCEO輸出腳驅(qū)動(dòng)從片的nCE，而從片的nCEO懸空， nCEO腳在 FPGA未配置時(shí)輸出為低。 這樣， AS配置芯片中的配置數(shù)據(jù)首先寫(xiě)到主片的FPGA中，當(dāng)其接收到它的所有的配置數(shù)據(jù)以后，隨即驅(qū)動(dòng)nCEO 信號(hào)為高，使能從片的FPGA，這樣配置芯片后面的讀出的數(shù)據(jù)將被寫(xiě)入到從片的FPGA中。在生成配置文件對(duì)串行配置器

4、件編程時(shí)，Quartus II 工具需要將兩個(gè)配置文件合并到一個(gè)AS 配置文件中，編程到配置器件中。如果這兩個(gè)FPGA 的配置數(shù)據(jù)完全一樣， 就可以將從片的 nCE 也直接接地，這樣只需要在配置芯片中放一個(gè)配置文件，兩個(gè) FPGA同時(shí)配置。被動(dòng)串行（ PS）：PS（被動(dòng)串行）則由外部計(jì)算機(jī)或控制器控制配置過(guò)程。所有altera FPGA 都支持這種配置模式。通過(guò)altera 的下載電纜、加強(qiáng)型配置器件（EPC16，EPC8，EPC4）等配置器件或智能主機(jī)（如微處理器和CPLD）來(lái)完成，在PS配置期間，配置數(shù)據(jù)從外部?jī)?chǔ)存部件（這些存儲(chǔ)器可以是altera 配置器件或單板上的其他flash 器件）

5、，通過(guò) DATA0引腳送入FPGA。配置數(shù)據(jù)在DCLK上升沿鎖存， 1 個(gè)時(shí)鐘周期傳送1 位數(shù)據(jù)。 FPP（快速被動(dòng)并行） ：該配置模式只有在stratix 系列和 APEX II中支持； PPA（被動(dòng)并行異步） ：該配置模式在stratix 系列、APEX II、APEX 20K、mercury 、 ACEX 1K和 FLEX 10K中支持； PPS（被動(dòng)并行同步） ：這種模式只有一些較老的器件支持， APEX II、 APEX 20K、 mercury 、 ACEX 1K和 FLEX 10K。 PSA（被動(dòng)串行異步）：只有在 FLEX 6000器件中支持。是使用最多的一種配置方式。與FPG

6、A的信號(hào)接口 :. DCLK（配置時(shí)鐘） ；. DATA0（配置數(shù)據(jù)）；. nCONFIG（配置命令）；. nSTATUS（狀態(tài)信號(hào)）；.CONF_DONE（配置完成指示） 。在 PS方式下， FPGA處于完全被動(dòng)的地位。FPGA接收配置時(shí)鐘、配置命令和配置數(shù)據(jù)，給出配置的狀態(tài)信號(hào)以及配置完成指示信號(hào)等。PS 配置可以使用altera 的配置器件（EPC1、EPC4等），可以使用系統(tǒng)中的微處理器，也可以使用單板上的CPLD，或者 altera 的下載電纜，不管配置的數(shù)據(jù)源從哪里來(lái)，只要可以模擬出FPGA 需要的配置時(shí)序來(lái)，將配置數(shù)據(jù)寫(xiě)入FPGA就可以。在上電以后， FPGA會(huì)在 nCONFIG

7、管腳上檢測(cè)到一個(gè)從低到高的跳變沿，因此可以自動(dòng)啟動(dòng)配置過(guò)程。支持多片配置方式。JTAG配置方式：JTAG接口是一個(gè)業(yè)界標(biāo)準(zhǔn) ,主要用于芯片測(cè)試等功能 ,使用 IEEE Std 1149.1聯(lián)合邊界掃描接口引腳，支持 JAM STAPL標(biāo)準(zhǔn)，可以使用 Altera 下載電纜或主控器來(lái)完成。JTAG接口是一個(gè)業(yè)界標(biāo)準(zhǔn)接口，主要用于芯片測(cè)試等功能。altera FPGA基本上都可以支持 JTAG命令來(lái)配置FPGA的方式，而且JTAG配置方式比其他任何方式優(yōu)先級(jí)都高。JTAG接口有 4 個(gè)必需的信號(hào)TDI, TDO, TMS和 TCK以及 1 個(gè)可選信號(hào)TRST構(gòu)成，其中：. TDI，用于測(cè)試數(shù)據(jù)的輸

8、入；. TDO，用于測(cè)試數(shù)據(jù)的輸出；. TMS，模式控制管腳，決定JTAG電路內(nèi)部的TAP狀態(tài)機(jī)的跳變；. TCK，測(cè)試時(shí)鐘，其他信號(hào)線都必須與之同步；. TRST，可選，如果JTAG電路不用，可以講其連到GND。用戶可以使用altera的下載電纜，也可以使用微處理器等智能設(shè)備從JTAG接口設(shè)置FPGA。nCONFIG、 MESL 和 DCLK 信號(hào)都是用在其他配置方式下。如果只用JTAG 配置，則需要將nCONFIG拉高，將 MSEL拉成支持JTAG的任一方式， 并將 DCLK拉成高或低的固定電平。JTAG配置方式支持菊花鏈方式，級(jí)聯(lián)多片F(xiàn)PGA。FPGA 在正常工作時(shí)，它的配置數(shù)據(jù)存儲(chǔ)在S

9、RAM 中，加電時(shí)須重新下載。在實(shí)驗(yàn)系統(tǒng)中，通常用計(jì)算機(jī)或控制器進(jìn)行調(diào)試，因此可以使用PS。在實(shí)用系統(tǒng)中， 多數(shù)情況下必須由FPGA主動(dòng)引導(dǎo)配置操作過(guò)程，這時(shí)FPGA將主動(dòng)從外圍專(zhuān)用存儲(chǔ)芯片中獲得配置數(shù)據(jù)，而此芯片中 fpga 配置信息是用普通編程器將設(shè)計(jì)所得的pof 格式的文件燒錄進(jìn)去。專(zhuān)用配置器件：epc 型號(hào)的存儲(chǔ)器常用配置器件：epc2,epc1,epc4,epc8,epc1441( 現(xiàn)在好象已經(jīng)被逐步淘汰了)等。對(duì)于 cyclone cycloneII 系列器件 ,ALTERA還提供了針對(duì)AS方式的配置器件,EPCS系列 .如EPCS1,EPCS4配置器件也是串行配置的.注意 ,他們

10、只適用于cyclone 系列 .除 了 AS 和 PS等單 BIT 配置外，現(xiàn)在的一些器件已經(jīng)支持PPS， FPS等一些并行配置方式，提升配置了配置速度。當(dāng)然所外掛的電路也和PS 有一些區(qū)別。還有處理器配置比如JRUNNER等等，如果需要再baidu吧，至少不下十種。比如Altera公司的配置方式主要有PassiveSerial(PS),ActiveSerial(AS),FastPassiveParallel(FPP),PassiveParallelSynchronous(PPS),PassiveParallel Asynchronous(PPA),Passive Serial Asynchr

11、onous(PSA),JTAG等七種配置方式，其中 Cyclone 支持的配置方式有 PS， AS，JTAG三種 .2 FPGA配置過(guò)程：在 FPGA 正常工作時(shí)，配置數(shù)據(jù)存儲(chǔ)在 SRAM 中，這個(gè) SRAM 單元也被稱(chēng)為配置存儲(chǔ)器（configure RAM）。由于 SRAM 是易失性存儲(chǔ)器，因此在 FPGA上電之后，外部電路需要將配置數(shù)據(jù)重新載入到芯片內(nèi)的配置RAM 中。在芯片配置完成之后，內(nèi)部的寄存器以及I/O管腳必須進(jìn)行初始化（initialization ），等到初始化完成以后，芯片才會(huì)按照用戶設(shè)計(jì)的功能正常工作，即進(jìn)入用戶模式。FPGA 上電以后首先進(jìn)入配置模式（configura

12、tion ），在最后一個(gè)配置數(shù)據(jù)載入到FPGA 以后，進(jìn)入初始化模式（initialization ），在初始化完成后進(jìn)入用戶模式（user-mode ）。在配置模式和初始化模式下，F(xiàn)PGA的用戶 I/O 處于高阻態(tài)（或內(nèi)部弱上拉狀態(tài)），當(dāng)進(jìn)入用戶模式下，用戶I/O就按照用戶設(shè)計(jì)的功能工作。altera FPGA配置全過(guò)程：一個(gè)器件完整的配置過(guò)程將經(jīng)歷復(fù)位、配置和初始化等3 個(gè)過(guò)程。FPGA正常上電后，當(dāng)其nCONFIG管腳被拉低時(shí)，器件處于復(fù)位狀態(tài)，這時(shí)所有的配置RAM內(nèi)容被清空， 并且所有I/O 處于高阻態(tài)， FPGA的狀態(tài)管腳nSTATUS和 CONFIG_DONE管腳也將輸出為低。當(dāng)

13、FPGA的 nCONFIG管腳上出現(xiàn)一個(gè)從低到高的跳變以后，配置就開(kāi)始了， 同時(shí)芯片還會(huì)去采樣配置模式（ MSEL）管腳的信號(hào)狀態(tài)，決定接受何種配置模式。隨之，芯片將釋放漏極開(kāi)路（ open-drain ）輸出的 nSTATUS管腳，使其由片外的上拉電阻拉高，這樣，就表示 FPGA可以接收配置數(shù)據(jù)了。 在配置之前和配置過(guò)程中， FPGA的用戶 I/O 均處于高阻態(tài)。在接收配置數(shù)據(jù)的過(guò)程中，配置數(shù)據(jù)由送入，配置數(shù)據(jù)在 DCLK的上升沿被鎖存到DATA管腳送入，而配置時(shí)鐘信號(hào)由FPGA中，當(dāng)配置數(shù)據(jù)被全部載入到DCLK管腳FPGA中以后，F(xiàn)PGA上的 CONF_DONE信號(hào)就會(huì)被釋放， 而漏極開(kāi)路

14、輸出的 CONF_DONE信號(hào)同樣將由外部的上拉電阻拉高。因此， CONF_DONE管腳的從低到高的跳變意味著配置的完成，初始化過(guò)程的開(kāi)始，而并不是芯片開(kāi)始正常工作。INIT_DONE 是初始化完成的指示信號(hào)，它是FPGA 中可選的信號(hào)，需要通過(guò)Quartus II工具中的設(shè)置決定是否使用該管腳。在初始化過(guò)程中，內(nèi)部邏輯、內(nèi)部寄存器和I/O 寄存器將被初始化， I/O 驅(qū)動(dòng)器將被使能。當(dāng)初始化完成以后，器件上漏極開(kāi)始輸出的INIT_DONE管腳被釋放，同時(shí)被外部的上拉電阻拉高。這時(shí)，F(xiàn)PGA 完全進(jìn)入用戶模式，所有的內(nèi)部邏輯以及 I/O 都按照用戶的設(shè)計(jì)運(yùn)行，這時(shí)，那些 FPGA配置過(guò)程中的

15、I/O 弱上拉將不復(fù)存在。不過(guò)，還有一些器件在用戶模式下I/O 也有可編程的弱上拉電阻。在完成配置以后，DCLK信號(hào)和 DATA管腳不應(yīng)該被浮空（floating ） ,而應(yīng)該被拉成固定電平，高或低都可以。如果需要重新配置FPGA，就需要在外部將nCONFIG重新拉低一段時(shí)間，然后再拉高。當(dāng) nCONFIG被拉低吼， nSTATUS和 CONF_DONE也將隨即被 FPGA芯片拉低， 配置 RAM 被清，所有 I/O 都變成三態(tài)。當(dāng) nCONFIG和 nSTATUS都變?yōu)楦邥r(shí)，重新配置就開(kāi)始了。3對(duì) FPGA 芯片的配置中，可以采用AS 模式的方法，如果采用EPCS的芯片，通過(guò)一條下載線進(jìn)行燒

16、寫(xiě)的話，那么開(kāi)始的"nCONFIG,nSTATUS"應(yīng)該上拉，要是考慮多種配置模式，可以采用跳線設(shè)計(jì)。讓配置方式在跳線中切換,上拉電阻的阻值可以采用10K4在 PS模式下tip: 如果你用電纜線配置板上的FPGA芯片 ,而這個(gè)FPGA芯片已經(jīng)有配置芯片在板上 ,那你就必須隔離纜線與配置芯片的信號(hào)。一般平時(shí)調(diào)試時(shí)不會(huì)把配置芯片焊上的,這時(shí)候用纜線下載程序.只有在調(diào)試完成以后,才把程序燒在配置芯片中, 然后將芯片焊上.或者配置芯片就是可以方便取下焊上的那種.這樣出了問(wèn)題還可以方便地調(diào)試.在 AS 模式下 tip: 用過(guò)一塊板子用的 AS 下載，配置芯片一直是焊在板子上的，原來(lái)

17、AS 方式在用線纜對(duì)配置芯片進(jìn)行下載的時(shí)候，會(huì)自動(dòng)禁止對(duì) FPGA的配置，而 PS 方式需要電路上隔離。5 一般是用 jtag 配置 epc2 和 flex10k, 然后 epc2 用 ps 方式配置 flex10k.這樣用比較好 .（這是我在網(wǎng)上看到的 ,可以這樣用嗎 ?懷疑中）望達(dá)人告知 .6 下載電纜 ,Altera 下的下載電纜分為 byteblaster 和 byteblasterMV, 以及 ByteBlaster II,現(xiàn)在還推出了基于 USB-blaster.由于 BB 基本已經(jīng)很少有人使用 ,而 USB-Blaster 現(xiàn)在又過(guò)于昂貴 ,這里就說(shuō)一下 BBII 和 BBMV

18、的區(qū)別 .BBII 支持多電壓供電5.5v,3.3v,2.5v,1.8v;BBII 支持三種下載模式:AS,可對(duì)Altera的 As 串行配置芯片(EPCS系列 )進(jìn)行編程PS,可對(duì) FPGA進(jìn)行配置JTAG,可對(duì) FPGA,CPLD,即 Altera 配置芯片 (EPC系列 )編程而 BBMV 只支持 PS和 JTAG7 一般在做 FPGA實(shí)驗(yàn)板 ,(如 cyclone 系列 )的時(shí)候 ,用 AS+JTAG方式 ,這樣可以用 JTAG方式調(diào)試,而最后程序已經(jīng)調(diào)試無(wú)誤了后 ,再用 AS 模式把程序燒到配置芯片里去 ,而且這樣有一個(gè)明顯的優(yōu)點(diǎn) ,就是在 AS 模式不能下載的時(shí)候 ,可以利用 Qu

19、artus 自帶的工具生成 JTAG模式下可以利用的 jic 文件來(lái)驗(yàn)證配置芯片是否已經(jīng)損壞 ,方法祥見(jiàn)附件 (這是駿龍的人寫(xiě)的 ,摘自咱們的壇子 ,如有版權(quán)問(wèn)題 ,包涵包涵 ).8Altera 的 FPGA可以通過(guò)單片機(jī),CPLD等加以配置 ,主要原理是滿足datasheet 中的時(shí)序即可,這里我就不多說(shuō)了,有興趣的朋友可以看看下面幾篇文章,應(yīng)該就能夠明白是怎么回事了.9 配置時(shí) ,quartus 軟件操作部分：(1).assignment->device->device&pinoptions-> 選 擇configurationscheme,configuarationmode,configuration device, 注意在不支持遠(yuǎn)程和本地更新的機(jī)器中configuration mode 不可選擇,而 configuration device 中會(huì)根據(jù)不同的配置芯片產(chǎn)生pof 文件 ,如果選擇自動(dòng) ,會(huì)選擇最小密度的器件和適合設(shè)計(jì)(2). 可以定義雙口引腳在配置完畢后的作用, 在剛才的device&pinoption->dual-purposepin